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FPGA实验-计时器和倒计时的系统设计.docx

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    实验五 计时器和倒计时的系统设计 一、实验目的 ①掌握用Verilog? HDL文本输入法设计计时电路的方法，并通过电路仿真和硬件验证，进一步了解计时器的功能和特性。 ②掌握用Verilog? HDL文本输入法设计倒计时电路的方法，并通过电路仿真和硬件验证，进一步了解倒计时电路的功能和特性。 二、实验原理 1. 计时器 24小时计时器的电路框图如图8.1所示。 秒脉冲时进位输出 秒脉冲 时进位输出 时计数器分计数器秒计数器 时计数器 分计数器 秒计数器 图8.1? 24?小时计时器的电路框图 24小时计时器由2个60进制加计数器和1个24进制加计数器构成，输入CLK为1Hz(秒)的时钟，经过

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