verilog语言设计一个交通灯信号控制电路.docx

实用文档 西北工业大学 FPGA 》 实验报告 学 院： 软件与微电子学院 学 号： 2011303596 姓 名： 杨清山 专 业： 微电子学 实验时间： 2013/11/11 实验地点： 毅字楼 335 指导教师： 韩兵 西北工业大学 2013 年 11 月 文案大全 实用文档 大作业 设计一个交通灯信号控制电路 一、实验目的及要求 实验目的： 通过交通灯的设计与仿真综合，体会复杂时序的实现方法，学会用框图表示程 序的设计思想，掌握中小规模集成电路的系统综合设计方法。 实验要求： 设计一个交通灯信号控制电路。具体要求为：输入为 50MHz的时钟和复位信号， 输出为红、绿、黄三个信号（高电平为亮） 。复位信号（高电平）有效，红、绿、黄灯灭； 接着进行如下循环：绿灯亮 1 分钟，黄灯闪烁 10 秒，红灯亮 1 分钟。在此基础上再加两个 数码管，对倒计时的数显示。 二、实验设备（环境）及要求 实验 EDA工具为 : 预装了 Synplify Pro 9.6.2 和 ModelSim SE 6.2b 的 PC机。 三、实验内容与步骤 1.设计思路概述 总体上分为三个大模块，即：顶层模块、分频模块、控制模块、译码显示模块。作用如下： 顶层及控制模块： 此模块做例化， 和控制， 是本程序的主体，对底层的分频模块和译码显示模块进行例化，并 且做控制设计。控制设计如下： 采用同步时序逻辑。包括一个循环计数器，三个比较器， always 控制。 通过分频后的 CLK1 新号（ 1Hz），进行对一个循环变量“ k”的周期为 130 的循环，进 而控制三个灯的控制；具体循环为： clk1 每进行一次跳变， k 值减 1；当 K=0 时，重新复值 文案大全 实用文档 为 129。 通过比较器，每个灯的条件不同，当 129=k=70 时绿灯亮 ,69=k=60 黄灯闪 烁,59=k=0 红灯亮。 对于数码管输出，当 129=k=70 时，数码管个位输出 =(k-70)%10 ，十位输出为 (k-70- 个位 )/10；当 69=k=60 数码管个位输出 =(k-60)%10 ，十位输出为 (k-60- 个位 )/10 ，当 59=k=0 时，数码管个位输出 =k%10 十位输出为 (k-个位 )/10。 分频模块： 分频模块用以把输入的 50MHz 的信号转换为 1Hz 信号， 便于其后的交通灯控制及数码 管输出。 译码模块： 考虑到数字显示需要两个七段译码器，且在数字系统中，数字的表示都是采用二进制， 因为两个管子分别输入，所以需要把循环变量 k 转换为有用的十位和各位输出。 为了方便，把循环变量 k 减去各状态的基数值后，用数学方法取十位和各位分别做输入。 如绿灯时， 129=k=70 时，数码管个位输出 =(k-70)%10 ，十位输出为 (k-70- 个位 )/10。 七段译码器的设计原理如图： 2.总体设计框图及说明： 文案大全 实用文档 blu Clk rst 50Hz 控制 循环变量 k Clk1 yel 1Hz 129~0 red 图一 输入： clk 全局时钟信号， 50MHz rst 全局复位端，高电平有效 输出： ctrl_1s 倒计时个位上数字 ctrl_10s 倒计时十位上数字 blu,yel,red 各个灯状态 框图说明 ： 状态机的输入，只有时钟信号 clk 和复位信号 reset.输出为数码管十位和个位的二进制 显示状态以及三个灯的颜色显示 （ blu,yel,red, 分别是绿黄红灯， “ 1”表示灯亮，“ 0”表示灭）。 输入 clk 的频率很大， 需要通过计数器对其进行分频。首先计数产生一个 1Hz 的输出，通过 该输出再次循环计数， 产生周期为 130 的计数变量， 从而控制各个灯的亮灭。 而控制黄灯闪 烁的分频，为方便起见，仍以 1s 为单位，每秒钟改变一次。 用 if 嵌套语句来控制三灯亮与灭，同时间接地进行倒计时的过程，输出个位和十位上的数， 文案大全 实用文档 直接用两个七段译码显示倒计时数。 Rst 信号是清零用的，为“ 1”时，三个信号灯及循环变量 k 复位置“ 0”。 流程图 开始 输入 50MHz clk1:1Hz 循环变量 k 计数 70≤ k≤ blu=1 60 ≤ k 69 yel=~yel 0 ≤ k ≤ red=1 图四 显示输出 3.时序说明： 文案大全 实用文档 整段程序共有四个状态：初始状态、绿灯状态、黄灯状态、红灯状态。 如果有 rst 的“ 1”状态，则要进行清零，恢复到初始状态；这是在控制模块的计数器 会清零，倒计时不再进行，三个灯都是灭的状态， Rst 为“ 1”状态跳转为初始状态的，等待着清零结束，开始工作；此时七段译码也不 会显示。 清零结束后， 系统