《数字电子技术基础》第五版：第五章 触发器 (2).ppt

一、利用CMOS传输门的边沿触发器 TG2 TG1 CP CP D 1 1 CP CP TG4 TG3 CP CP 1 1 CP CP G1 G2 G3 G4 Q Q Q Q TG2 TG1 CP CP D 1 1 CP CP TG4 TG3 CP CP 1 1 CP CP G1 G2 G3 G4 Q Q Q Q 1、CP=0期间，TG1导通，TG2截止，Q’=D，主触发器接收信息。从触发器中，TG3截止，TG4导通，触发器保持不变。 2、CP上升沿到来时，TG3导通，主触发器状态移入从触发器之中。同时，TG1截止，将输入信号与主触发器隔离。TG2导通，主触发器自行保持不变。 3、CP=1期间，主从触发器均保持不变。 边沿D触发器的特性表： CP D Qn Qn+1 × × 0 0 1 1 × 0 1 0 1 Qn 0 0 1 1 特性方程 Qn+1=D 具有异步置0、置1端的边沿D触发器 1 TG2 TG1 CP CP D CP CP TG4 TG3 CP CP CP CP Q Q Q Q ≥1 ≥1 ≥1 ≥1 R D D S 1 1 二、维持阻塞结构的边沿触发器 ＆ ＆ ＆ ＆ ＆ ＆ CP D Q Q G1 G2 G3 G4 G5 G6 . 特性方程 Qn+1=D ＆ ＆ ＆ ＆ ＆ ＆ CP Q Q G1 G2 G3 G4 G5 G6 Q Q C1 CP S R ＆ ＆ ＆ ＆ ＆ ＆ CP D Q Q G1 G2 G3 G4 G5 G6 S R D D D 1 2 带异步置位、复位端的维持阻塞D触发器 Q Q C1 ＆ 1D S R 1 2 D D CP S R D D Q Q C1 CP S R 例：已知边沿D触发器(上升沿翻转）的时钟信号和输入信号如图所示，试画出 Q 端的波形，设触发器的初态为Q=0。 Q 0 t 三、利用传输延迟时间的边沿JK触发器 ＆ ≥1 Q ＆ ≥1 Q ＆ ＆ K CP J G1 G2 G3 G4 A B A B P P Q C1 1K Q 1J CP下降沿时，G3,G4的延迟输出有效 边沿JK触发器的特性表： CP J K Qn Qn+1 × × 0 0 0 0 1 1 1 1 × 0 0 1 1 0 0 1 1 × 0 1 0 1 0 1 0 1 Qn 0 1 0 0 1 1 1 0 特性方程 保持 置 0 置 1 翻转 Q C1 1K Q 1J 第五章 触发器 §5-1 概述 §5-6 触发器的逻辑功能及其描述方法 §5-2 RS锁存器 §5-3 电平触发的触发器 §5-4 脉冲触发的触发器 §5-5 边沿触发的触发器 §5.1 概述 数字电路: 组合逻辑电路 时序逻辑电路 一、时序逻辑电路：电路在任一时刻输出信号，不仅取决于该时刻的输入信号，而且与输入信号作用前电路的原状态有关。 特点：由门电路和触发器组成，电路中有记忆元件，输入与输出之间有反馈。 第五章 触发器 二、触发器 定义：基本逻辑单元，具有记忆功能，能够存储 一位二进制数 0，1 。 特点：1、能自行保持两个稳定状态，用来表示 逻辑状态的 0和 1。 2、可以由输入信号改变原状态。 3、保持改变了的状态。 电路结构：具有两个输出端Q端和 Q 端。 当Q=1 Q=0时，称为触发器的1状态； 当Q=0 Q=1时，称为触发器的0状态。 S R Q Q S R D D 按电路结构不同分 按逻辑功能不同分 1) RS触发器 3) 脉冲触发主从触发器 1) RS锁存器 2) 电平触发触发器 4) 边沿触发器 2) JK触发器 4) D触发器 3) T触发器 三、触发器的分类 §5-2 RS锁存器 一. 由或非门构成的RS锁存器 SD RD Qn Qn+1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 .