数字电子技术第五章 时序逻辑电路.pptVIP

计数器——用以统计输入脉冲CP个数的电路。 5.4 计数器 计数器的分类： （2）按记数过程中数字的增减趋势可分为加法计数器、减法计数器和可逆计数器。 （1）按计数进制可分为二进制计数器和非二进制计数器。 非二进制计数器中最典型的是十进制计数器。 （3）按时钟脉冲输入方式的不同可分为同步计数器和异步计数器。 5.4.1二进制计数器 1．二进制异步计数器 （1）二进制异步加法计数器（4位） 工作原理： 4个JK触发器都接成T’触发器。 每当Q2由1变0，FF3向相反的状态翻转一次。 每来一个CP的下降沿时，FF0向相反的状态翻转一次； 每当Q0由1变0，FF1向相反的状态翻转一次； 每当Q1由1变0，FF2向相反的状态翻转一次； 用“观察法”作出该电路的时序波形图和状态图。 由时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍、16倍，因而计数器也可作为分频器。 （2）二进制异步减法计数器 用4个上升沿触发的D触发器组成的4位异步二进制减法计数器。 工作原理：D触发器也都接成T’触发器。 由于是上升沿触发，则应将低位触发器的Q端与相邻高位触发器的时钟脉冲输入端相连，即从Q端取借位信号。 它也同样具有分频作用。 二进制异步减法计数器的时序波形图和状态图。 在异步计数器中，高位触发器的状态翻转必须在相邻触发器产生进位信号 （加计数）或借位信号（减计数）之后才能实现，所以工作速度较低。 为了提高计数速度，可采用同步计数器。 2．二进制同步计数器 （1）二进制同步加法计数器 由于该计数器的翻转规律性较强，只需用“观察法”就可设计出电路： 因为是“同步”方式， 所以将所有触发器的 CP端连在一起，接计 数脉冲。 然后分析状态图， 选择适当的JK信号。 分析状态图可见： FF0：每来一个CP，向相反的状态翻转一次。所以选J0=K0=1。 FF1：当Q0=1时，来一个CP，向相反的状态翻转一次。所以选J1=K1= Q0 。 FF2：当Q0Q1=1时， 来一个CP，向相反的状态翻转一次。所以选J2=K2= Q0Q1 FF3： 当Q0Q1Q3=1时， 来一个CP，向相反的状态翻转一次。所以选J3=K3= Q0Q1Q3 （2）二进制同步减法计数器 分析4位二进制同步减法计数器的状态表，很容易看出，只要将各触发器的驱动方程改为： 将加法计数器和减法计数器合并起来，并引入一加/减控制信号X便构成4位二进制同步可逆计数器，各触发器的驱动方程为： 就构成了4位二进制同步减法计数器。 （3）二进制同步可逆计数器 当控制信号X=1时，FF1～FF3中的各J、K端分别与低位各触发器的Q端相连，作加法计数。 作出二进制同步可逆计数器的逻辑图： 当控制信号X=0时，FF1～FF3中的各J、K端分别与低位各触发器的端相连，作减法计数。 实现了可逆计数器的功能。 3．集成二进制计数器 （1）4位二进制同步加法计数器74161 ① 异步清零。 74161具有以下功能： ③ 计数。 ② 同步并行预置数。 RCO为进位输出端。 ④ 保持。 （2）4位二进制同步可逆计数器74191 5.4.2非二进制计数器 N进制计数器又称模N计数器。 当N=2n时，就是前面讨论的n位二进制计数器； 当N≠2n时，为非二进制计数器。非二进制计数器中最常用的是十进制计数器。 1． 8421BCD码同步十进制加法计数器 用前面介绍的同步时序逻辑电路分析方法对该电路进行分析。 （1）写出驱动方程： 然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程： （2）转换成次态方程： 先写出JK触发器的特性方程 （3）作状态转换表。 设初态为Q3Q2Q1Q0=0000，代入次态方程进行计算， 得状态转换表如下表所示。 （4）作状态图及时序图。 （5）检查电路能否自启动 用同样的分析的方法分别求出6种无效状态下的次态，得到完整的状态转换图。可见，该计数器能够自启动。 由于电路中有4个触发器，它们的状态组合共有16种。而在8421BCD码计数器中只用了10种，称为有效状态。其余6种状态称为无效状态。 当由于某种原因，使计数器进入无效状态时，如果能在时钟信号作用下，最终进入有效状态，我们就称该电路具有自启动能力。 2．8421BCD码异步十进制加法计数器 CP2=Q1 （当FF1的Q1由1→0时，Q2才可能改变状态。） 用前面介绍的异步时序逻辑电路分析方法对该电路进行分析： （1）写出各逻辑方程式。 ①时钟方程： CP0=CP （时钟脉冲源的下降沿触发。） CP1=Q0 （当FF0