三人表决器五人表决器的实验报告.docx

blb2 voter u输入信号 bl b2 voter u 输入信号 输出信号 Bl B2 B3 u 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 b3 三人表决器五人表决器的实验报告 三人表决器、五人表决器的实验报告 一实验目的 1、 熟悉Quartus II软件的基木操作 2、 学习使用Verilog HDL进行设计输入 3、 逐步掌握软件输入、编译、仿真的过程 二实验说明 本次实验就是要设计一个三人表 决器。该电路应有两个数据输入端口 b1. b2, b3,电路的输出端口为voter （u 输出信号）。 三人表决器真值表： 逻辑表达式:U」lb2 b2b3 blb3 三人表决器五人表决器的实验报告 三实验要求 1、 完成三人表决器的Verilog HDL程序代码输入并进行仿真 2、 采用结构描述方式与数据流描述方式 3、 完成对设计电路的仿真验证 四、实验过程 (1)三人表决器： 程序代码 N^lheBr.lUOfc业hrfci(0wErd■y N^lheBr. lUOfc 业hrfc i(0w Erd ■y、 三人表决器五人表决器的实验报告 五人表决器: 程序代码 Bniodule three_vot.er_ex 1 (AzB^C,rD1rE1rY); input. A^ExC^D^E; □ u匸pu€ Y; wire [1:0] adld.__resu 1.匸； ass ign a.dd._rresu丄匸= JL+：B+C+D+E ; assign Y= (add_r-e5ult = 3 ) ? 11 b 1: 11 bO ; endmodule | 仿真结果 五、实验体会 通过三人表决器与五人表决器的设计，使我们更加熟悉Quartus 软件进行数字系统设计的步骤，以及运用Verilog HDL进行设计输入, 并掌握三人表决器与五人表决器的逻辑功能与设计原理，逐步理解功 能仿真与时序仿真波形。三人表决器与五人表决器大体相似，并没有 太大的区别。 1 Smodule voter Y); 2 input. A, C; 3 output Y; 4 wire[1:0]addresult; 5 assign add_rESUit.=A+B+C; 6 assign. Y= (add_result=2 ) ?11 2 3 4 5 6 7 bl: 11 bO; 7 endttiodule| 仿真结果 !t voter, vrft