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触发器的设计和应用EDA-Quartus II实验指导书
一、实验目的
1:理解VHDL语言的设计流程。
2:掌握触发器逻辑功能和寄存器的原理。
二、实验用的仪器、仪表
EDA实验板(台) 万用表 PC机
三、实验原理
触发器具有两个稳定状态,用以表示逻辑状态0和1。在一定的外加信号作用下,可以从一种稳定状态翻转为另一稳定状态。它是一个具有记忆功能的二进制信息存储器件。是构成各种时序电路的最基本的逻辑单元。有RS触发器、D触发器、JK触发器等,本实验重点设计和验证用的最为广泛的D触发器。
D触发器的状态方程为,其输出状态的更新发生在CP脉冲的上升沿。触发器的状态只取决于时钟到来前D端的状态。D触发器的功能表如表4-1所示。
表4-1
输 入
输 出
Rd
Sd
CP
D
Qn+1
Qn+1
1
0
×
×
1
0
0
1
×
×
0
1
1
1
↑
1
1
0
1
1
↑
0
0
1
1
1
↓
×
Qn
Qn
四、实验内容
用VHDL语言设计符合表4-1逻辑功能的D触发器,生成逻辑图,具体生成步骤同译码器实验,参考视频。
用由D型触发器组成的三位缓冲寄存器测试
由四个D型触发器组成的四位缓冲寄存器的原理如图4-1所示。
图4
图4-1 四位缓冲寄存器
将D2~D0接逻辑开关,将Q2~Q0接发光二极管显示。将CLR接一开关,先使它接地,即送入逻辑0,实现触发器清零,清零完毕接高电平1, CP接一开关,实现上升沿的触发。
按表3-2所示,给D2~D0依次键入000~111各种不同组合的数据,给CP加单步脉冲信号,观察Q2~Q0的变化状态,并记录之。
表3-2
D2 D1D0
Q2 Q1Q0
十进制的意义
000
011
101
111
五、实验报告
1:将测试结果填入相应的表格
提供VHDL语言源代码
验证填写表4-1 4-2
2:对实验结果进行分析讨论总结写出实验结论。
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