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VHDL Quartus 四分频器源代码-二进制位实现
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
----------------------------------------------
ENTITY clk_div IS
PORT(
clk: IN STD_LOGIC;--时钟输入
clk_divout: OUT STD_LOGIC
);
END ENTITY clk_div;
-------------
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