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微机原理及应用 总线和时序 第4章 PC机的总线结构和时序 本章主要内容： 1、总线及时序 2、IBM PC/XT CPU子系统 3、IBM PC的系统总线及时序 4、PC机的其它总线 指令周期、总线周期和T状态 l? 指令周期：执行一条指令所需要的时间。 说明：不同指令的指令周期是不同的。 指令周期可划分为若干个总线周期。 l?总线周期：CPU从存储器或输入输出端口存取一个字节所需的时间。 l?时钟周期(T状态)：T状态是CPU处理动作的最小单位。 每个总线周期至少包含4个时钟周期即T1~T4状态。 8088的时钟频率为5MHz，故时钟周期或一个T状态为200ns。在IBM PC中，系统时钟频率为4.77MHz，故一个T状态为210ns。 微机的总线结构 微机的总线结构 IBM PC/XT CPU子系统 IBM PC/XT的CPU子系统除了核心器件8088以外，还需要附加： l??地址锁存器 l??时钟发生器8284 l??数据总线驱动器 l??总线控制器8288等。 8088引脚的分时复用 l? 8086/8088地址/数据线的分时复用特性 为了减少芯片上的引脚数目，8086/8088CPU都采用了分时/复用的地址/数据总线。 当执行存储器读写或I/O读写，并在CPU总线周期的T1周期时，作地址总线输出，在其他T状态时均作为双向数据总线使用。 为了使地址信息在整个总线周期中均保持有效状态，必须设置地址锁存器把T1状态上输出的地址信息进行锁存。8086和8088用于地址锁存的控制信号为ALE，这是一条专用的高电平有效的输出信号。 8088的两种组态 最小组态：单处理器系统 最大组态：多处理器系统：主处理器，协处理器。 协处理器：数学协处理器8087；输入/输出协处理器8089。它们都有自己的指令系统，可以对其编制程序。 8088的引脚功能 8088的引脚功能 与组态无关的引线 RD：输出，三态 读信号，进行存储器或I/O端口读操作 READY：输入 CPU寻址的存储器或I/O设备送来的响应信号，若为低电平，则为数据没有准备好。 TEST：输入 由WAIT指令测试的信号，若为低电平，执行WAIT指令后面的指令，若为高电平，CPU处于空闲等待状态，重复执行WAIT指令。 8088的引脚功能 与组态无关的引线 INTR：输入 可屏蔽中断请求信号，CPU在每条指令结束前均要采样该引线。 NMI：输入 非屏蔽中断请求信号。 RESET：复位信号，输入 使处理器立即结束现行操作。 8088的引脚功能 在8086/8088 CPU中，RESET信号来到后，CPU的状态有如下特点： l?标志寄存器，指令寄存器，段寄存器DS，ES，SS置成0000H，指令队列寄存器被清除为0， l?将代码段寄存器CS置为FFFFH，CPU会从FFFF0H单元读取指令，执行操作。通常是在该单元中放一条跳转指令，使之转向相应的程序段。 l?禁止可屏蔽中断和单步中断 电源和定时线 CLK：输入，时钟信号，一般由时钟发生器8284输出 VCC：电源线，要求加5V±10%的电压 GND：地线。 8088的引脚功能 控制和状态线(最小组态) INTA：CPU输出的中断响应信号 ALE：地址锁存允许信号。 DEN：输出，三态 数据允许信号。 8088的引脚功能 控制和状态线(最小组态) DT/R：输出，三态 为了增加数据总线的驱动能力。 IO/M：输出，三态 区分存储器访问还是IO访问。 WR：是CPU在写操作时输出的一个选通信号，表示是处在存储器写或I/O写周期。 8088的引脚功能 控制和状态线(最小组态) HOLD（输入）是系统中别的总线主设备要求占用总线时，向CPU发出的总线请求信号。 HLDA（输出）总线请求响应信号。 SSO：与IO/M、DT/R一起，反映现行总线周期的状态。 8088的引脚功能 控制和状态线(最大组态) QS0，QS1：输出 提供8088指令队列状态，见P138表4-2 S2,S1,S0：输出，三态 8088在最大组态下，没有WR、DEN、DT/R、IO/M等对存储器和I/O端口进行读写控制的直接信号，这些信号由总线控制器8288根据8088提供的这3个状态信号译码后输出。 8088的引脚功能 控制和状态线(最大组态) LOCK：输出，三态 该信号由前缀指令LOCK使其有效，且保持该条指令执行完毕。当其有效时，别的总线设备不能取得对系统总线的控制权。 RQ/GT0，RQ/GT1：是最大组态下DMA请求允许信号。 HIGH：在最大组态时始终为高电平。 逻辑单元与逻辑部件 触发器 触发器是具有记忆功能的基本逻辑电路。它能接收、保