3时序逻辑电路.ppt

实验三、时序逻辑电路 一、实验目的 1.掌握中规模集成计数器74LS161、 的逻辑功能和使用方法。 2.掌握中规模集成电路构成任意进制计数器的方法。 三、实验内容 测试74LS161的逻辑功能。 2. 用74LS161设计一个任意进制计数器 用异步清零或同步置数法实现10进制加法计数器，在CP端接入2HZ脉冲信号，并将4位输出端信号Q3~Q0送到译码显示电路，（见图3.12),观察数码管显示数字情况。 3.在CP端接入1KHZ脉冲信号，用示波器分别测量CP、QA的波形，QA、QB的波形，QB、QC的波形，QC、QD的波形，并对应画下来，比较它们的时序关系。（电类） 用161实现任何进制： * 74LS161四位二进制同步计数器（异步清除） 74LS161为带预置功能的二进制同步计数器，其功能表见表，外引线排列图见图,15脚为进位输出端。从功能表中可看到，当Cr=0时，CP端无论有无脉冲，计数器立即清零，因此是异步清除。当LD=0时，计数器随着CP脉冲的到来被置数，属同步置数。 二、实验原理 用74LS161构成六进制计数器 如用反馈清零法，则计数器如图（a）所示连线，当Q3Q2Q1Q0 =0110时，通过反馈线强制计数器清零。 由于0110状态只是瞬时过渡状态，因此，随着CP脉冲的到来，计数器的状态依次是0，1，2，3，4，5，0构成六进制计数器。 图（b）是用反馈置数法构成的七进制计数器，当Q3Q2Q1Q0=0110时，LD=0，此时，计数器的输出仍是0110，当下一个即第7个CP脉冲到来时，计数器才被置数，Q3Q2Q1Q0=D3D2D1D0=0000，计数器输出为0。 测试74LS161的逻辑功能。 反馈清零12进制 *