锁存器和触发器.ppt

2021/3/26 * 4) 当（ S=0、R=0 ）时,无论初态Q n为0或1,锁存器状态不定。 0 0 初态Qn = x 1 1 R=0、S=0时：Q=Q=1，不符合锁存器的逻辑关系。并且由于与非门延迟时间不可能完全相等，在两输入端的0同时撤除后，将不能确定锁存器是处于1状态还是0状态。所以锁存不允许出现这种情况，这就是基本RS锁存器的约束条件。此状态为不定状态。为避免不定状态，对输入信号应加S+R=1的约束条件。 2021/3/26 * 3、触发方式 0 1 1 0 1 0 置1端 置0端 基本锁存器的触发方式属电平触发。 2021/3/26 * S R 1 1 0 0 1 1 1 1 0 1 0 1 0 1 1 1 1 0 0 0 1 0 1 0 0 0 0 不定 0 0 1 不定 4、逻辑功能 逻辑功能表 R+S=1 保持 置1 置零 不定 锁存器的新状态Qn+1（也称次态）不仅与输入状态有关,也与锁存器原来的状态Qn（也称现态或初态）有关。 2021/3/26 * 画工作波形的方法(与非门锁存器）: 1. 根据锁存器动作特征确定状态变化的时刻; 2. 根据触发器的逻辑功能确定Qn+1。 0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 0 0 不定 不变 不定 置1 不变 置1 不变 置0 不变 工作波形能直观地表示其输入信号与输出的时序关系。 2021/3/26 * 例2 运用基本SR锁存器消除机械开关触点抖动引起的脉冲输出。 2021/3/26 * 硬件设计——去抖动电路 2021/3/26 * 2. 逻辑门控SR锁存器 电路结构 国标逻辑符号 简单SR锁存器 使能信号控制门电路 锁存使能 输入端 2021/3/26 * 2、工作原理 S=0,R=0:Qn+1=Qn S=1,R=0:Qn+1=1 S=0,R=1:Qn+1=0 S=1,R=1:Qn+1= Ф E=1: E=0: 状态发生变化。 状态不变 Q3 = S Q4 = R 锁存使能 输入端 2021/3/26 * 例3 逻辑门控SR锁存器的E、S、R 的波形如下图所示,锁存器的原始状态为Q = 0, 2021/3/26 * 5.2.2 D 锁存器 1. 逻辑门控D锁存器 国标逻辑符号 逻辑电路图 2021/3/26 * =S S =0 R=1 D=0 Q = 0 D=1 Q = 1 E=0 不变 E=1 = D S =1 R=0 D锁存器的功能表 置1 0 1 1 1 置0 1 0 0 1 保持 不变 不变 × 0 功能 Q D E Q 逻辑功能 2021/3/26 * 2. 传输门控D锁存器 (c) E=0时 (b) E=1时 (a) 电路结构 TG2导通, TG1断开 TG1导通, TG2断开 Q = D Q 不变 2021/3/26 * 例4 工作波形 2021/3/26 * 3. D锁存器的动态特性 定时图:表示电路动作过程中,对各输入信号的 时间要求以及输出对输入信号的响应时间。 2021/3/26 * 74HC/HCT373 八D锁存器  4. 典型集成电路 2021/3/26 * 74HC/HCT373的功能表 工作模式 输 入 内部锁存器 状 态 输 出 LE Dn Qn 使能和读锁存器（传送模式） L H L L L L H H H H 锁存和读锁存器 L L L* L L L L H* H H 锁存和禁止输出 H × × × 高阻 H × × × 高阻 L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。 2021/3/26 * 作业题 238页:5.2.4,5.2.5 * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 2021/3/26 * 5 锁存器和触发器 5.1 双稳态存储单元电路 5.2 锁存器 5.3 触发器的电路结构和工作原理 5.4 触发器的逻辑功能 2021/3/26 * 本章学习基本要求 1、掌握锁存器、触发器的电路结构和工作原理; 2、熟练掌握SR触发器、JK触发器、D触发器及T 触发器的逻辑功能; 3、正确理解锁存器、触发器的动态特性。 2021/3/26 * 时序逻辑电路: 锁存器和触发器是构成时序逻辑电路的基本逻辑单元 。 结构特征:由组合逻辑电路和存储电路组成,电路中存在