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实验题目计数器
实验内容
1、 设计一个8位的计数器;
2、 计数器包含有时钟信号elk、置数端load及置数输入端d_in、始能端en、清零端clr 以及达到最高位100时的初始计数端m
3、 进一步熟悉Quartusll软件的功能及环境。
详细设计
设计步骤如下:
1、 设计8位的计数器,计数器包含有时钟信号 elk、置数端load及置数输入端d_in、始能 端en、清零端elr以及达到最高位100时的初始计数端 m
2、 编译,查找错误,进入仿真环境;
三、仿真结果
(1)刚开始有置数load信号时得到的具体仿真图如下:由图可以分析得出计数器包含有时钟信号 elk、置数端load及置数输入端d_in、始能端en
(1)刚开始有置数load信号时得到的具体仿真图如下:
由图可以分析得出计数器包含有时钟信号 elk、置数端load及置数输入端d_in、始能端en、 清零端elr以及达到最高位100时的初始计数端m置数时的输入端d」n,当load端位1时, 输出端out输出为5,可见置数端起到作用。
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使用modelsim仿真图如下:
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(2)当计数计到100时要求它从10开始继续计数,具体仿真图形如下:
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可见编写的计数器在正常计数的情况下是从
5计到100的循环计数器。当en为1, load端
为0,clr为1时,正常计数。其中en为始能端
使用modelsim仿真如下:
1955 ns
1955 ns to 2176 ns Now: 3 us Delta: 2 /
” —— 所編程手肖说論1A后从10开始计, 意思为壬正规i+数时KU、io^JioqK
bO
四、 调试情况,设计技巧及体会
通过本次实验我更加熟悉了利用 verilo语言来描述电路,同时熟悉了利用软件仿真电路的 逻辑功能并进行验证和分析。使我对 QuartusII有了初步的了解,同时让我了解到硬件可以用
软件来完成,此软件的模拟仿真给我们学习数字电路有很大的帮助,形象的表达了信号的输出。 通过本次实验,除modelsim软件仿真电路以外,我又学会了 QuartusII仿真软件的使用,觉得 两个软件各自有各自的优点。
五、源程序清单
(1)verilog语言编辑的8位计数器:
module coun ter(m,d_in ,clk,clr,e n,load,out); in put clk,clr,e n,l oad;
in put [7:0] d」n ,m;
output [7:0] out ;
reg [7:0] out;
always @ (posedge clk)
beg in
if(en)
beg in
3
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if (clr)
out=8d0; else if (load)
out=d_in; else if(out == 8d100)
out=m;
else
out=out+1;
end else out=8bZZZZZZZZ; end endmodule (2)激励如下: module stimulate;
reg CLK,CLR,EN,LOAD;
reg [7:0] D_IN,M; wire [7:0] OUT ; counter tt (M,D_IN,CLK,CLR,EN,LOAD,OUT); initial
CLK =0; always
#10 CLK=~CLK; initial begin EN=1; CLR =0; CLR = 1; D_IN= 5; LO
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