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第八章 可编程逻辑器件 第八章 可编程逻辑器件（PLD, Programmable Logic Device） 1. 数字集成电路从功能上有分为 通用型、专用型 两大类 数字 系统 2. PLD的特点：是一种按通用器件来生产，但逻辑功能是由用户通过对器件编程来设定的 一、PLD的基本特点： 8.1 概述 连接线与点增多 抗干扰下降 传统的逻辑系统，当规模增大时 （SSI MSI) 焊点多，可靠性下降 系统规模增加，成本升高 功耗增加 占用空间扩大 半定制 标准单元（Standard Cell） 门阵列（Gate Array） 可编程逻辑器件（Programmable Logic Device，PLD） 近年来PLD从芯片密度、速度等方面发展迅速，已成为一个重要分支。 专用集成电路（简称ASIC） 系统放在一个芯片内 用户定制 集成电路 ASIC 全定制（Full Custom Design IC） 厂商直接做出。如：表芯 厂商做出半成品 半定制（Semi-Custom Design IC） Application Specific Integrated Circuit PLD是70年代发展起来的新型逻辑器件，相继出现了ROM、 PROM、PLA、PAL、GAL、EPLD和FPGA等，它们的组成基本相似。 二、PLD的基本结构 与门 阵列 或门 阵列 乘积项 和项 PLD主体 输入 电路 输入信号 互补 输入 输出 电路 输出函数 输出既可以是低电平有效， 又可以是高电平有效。 可由或阵列直接输出， 构成组合； 通过寄存器输出， 构成时序方式输出。 可直接 输出 也可反馈到输入 三、PLD的逻辑符号表示方法 1.互补输出的缓冲器表示方法 2.三态输出的缓冲器 PLD具有较大的与或阵列，逻辑 图的画法与传统的画法有所不同 三、PLD的逻辑符号表示方法 3.与门和或门的表示方法 固定连接 编程连接 F1=A•B•C F2=B+C+D 三种特殊情况: (1)输入全编程，输出为0。 (2)也可简单地对应的与门中画叉，因此E=D。 (3)乘积项与任何输入信号都没有接通，相当与门输出为1。 注：F=1将导致关断其它乘积项的输出。 下图给出最简单的PROM电路图，右图是左图的简化形式。 实现的函数为： 固定连接点 （与） 编程连接点 （或） 四、PLD的分类 （1）与固定、或编程：ROM和PROM （2）与、或全编程：FPLA （3）与编程、或固定：PAL、GAL和HDPLD 1.与固定、或编程：与阵列全固定，即全译码；ROM和PROM PLD基本结构大致相同，根据与、或阵列是否可编程分为三类： 2.与、或全编程： 代表器件是FPLA（Field Programmable Logic Array），下图给出了FPLA的阵列结构，在PLD中，它的灵活性最高。由于与或阵列均能编程的特点，在实现函数时，只需形成所需的乘积项，使阵列规模比PROM小得多。 3.与编程、或固定：代表器件PAL(Programmable Array Logic) 和GAL（Generic Array Logic）。 这种结构中，或阵列固定若干个乘积项输出，见下图。 8.2 现场可编程逻辑阵列FPLA 由可编程的与逻辑阵列和可编程的或逻辑阵列以及输出缓冲器组成。 规格：4×8×4 当OE=0时 Y0=C⊙D 三态输出 可编程的异或门 输出极性控制编程单元 当XOR的熔丝连通时， XOR=0， Y3、Y2、Y1、Y0与来自 或逻辑阵列的输出S3、S2、S1、S0同相； 当XOR的熔丝熔断后， XOR=1， Y3、Y2、Y1、Y0与S3、S2、S1、S0反相； 组合逻辑型FPLA M=0 1 （可编程逻辑时序器PLS） 时序逻辑型FPLA 1 1 异步置零输入端 三态缓冲器处于工作状态 M=1 1 （可编程逻辑时序器PLS） 时序逻辑型FPLA 0 0 输出缓冲器的状态控制端 三态缓冲器处于工作状态 M=1 0 （可编程逻辑时序器PLS） 时序逻辑型FPLA 1 0 输出缓冲器的状态控制端 三态缓冲器处于高阻态（禁止态） 与PROM相比， FPLA有如下特点： （1）PROM是与阵列固定、或阵列可编程，而FPLA是与和或阵列全可编程。 （2）PROM与阵列是全译码的形式，而FPLA是根据需要产生乘积项，从而减小了阵列的规模。 （3）PROM实现的逻辑函数采用最小项表达式来描述；而用FPLA实现逻辑函数时，运用简化后的最简与或式，即由与阵列构成乘积项，根据逻辑函数由或阵列实现相应乘积项的或运算。 （4）在FPLA中，对多输入、多输出的逻辑