SAP1CPU及计算机的组成架构介绍.pptx

SAP-1 Cpu 电路设计;实验目的：;实验原理;小组成员;一.SAP-1 CPU及计算机的组成架构简介;所有寄存器是以三态(three state)输出方式，连接至webus上。虽然现在不是使用传统TTL电路组成，而是使用CPLDFPGA类型组件来实现它，这也就意味着图1的一些功能方块或一些控制线需要作部分调整或修改，但无论如何对于每个方块所扮演的角色，是绝对有必要了解的！;Program counter;;4.指令寄存器 属于CPU内的控制单元,主要是将在RAM的8位数据,通过Wbus后读入指令寄存器,然后再把数据一分为二,较高的4位属于指令部分,送至下一级的“控制器”,而较低的4位属于数据部分,将会被送至Wbus。 5.控制器/序列发生器 这个项目也是属于CPU内控制单元的一部分，这个控制器在程序执行时，负责送出整个计算机的时序信号CLK，而且会把指令寄存器送来的４位指令，解译成12位的控制信号，由这组控制信号指挥其它的功能方块，完成该指令的运作。由于使用VHDL语言设计整个SAR-1，依照语法的使用，这部分会被省略，而且不会影响整个CPU运作。 6.累加器 累加器是个８位的缓冲寄存器，它是存放目前计算机执行的实时数据地方。不同的指令也将使它产生不同的工作方式。;7.加减法器 　这个加减法器负责执行数学的加法和减法运算，而且运算的结果会放回“累加器”暂存。 8.B寄存器 　这个寄存器用来配合“累加器”、“加减法器”，执行“加法” 或“减法”的工作。 9.输出寄存器 　　这个输出寄存器的用途是，SAP-1 CPU执行到“输出结果”的指令时，便将“累加器”的结果传至“输出寄存器”，所以它是负责存放输出结果，当然这个存放的结果是二进制形式的。 ;10.二进制显示 　　在图1的SAP-1计算机里，以８个LED作程序执行结果的显示，这个算是这台计算机的输出部分，而不是SAP-1 CPU的功能方块。 最后就VHDL语言设计的观点来对图1作设计分类： 　 SAP-1 CPU部分：程序计数器、MAR、指令寄存器、控制器／序列发生器、累加器、加减法器、B寄存器、输出寄存器。 　16×8MAR部分：考虑直接改成ROM的形式，这是因为程序执行时，它不接受外界输入。 ;二.SAP-1 CPU指令.寻址法.程序设计;SAP-1的CPU??令，共有5个且可分成两种类型，如表 ;指令;范例：;;第四个指令写在3H地址，功能是将15加载B寄存器，然后与累加器里的60作相减后，再将结果4B存回累加器，所以指令写成（地址CH内存放数值15数据）： SUB CN 第五个指令写在4H地址，是将累加器数值结果4B作输出显示，所以指令写成： OUT 第六个指令写在5H地址，功能在停止CPU运算，所以指令写成： HLT;最后,整个程序和数据写在RAM里，机械码表示如下：;地址;三.16*8的ROM设计与仿真 ;范例: ;地址;对于原本Don’t care 部分,直接写入0,这是因为Altera软件会将Don’t care 视为0处理.;ENTITY ROM16_8 is PORT( DATAOUT :OUT STD_LOGIC_VECTOR(7 DOWNTO 0);--Data Output ADDR :IN STD_LOGIC_VECTOR(3 DOWNTO 0);--ADDRESS CE :IN STD_LOGIC --Chip Enable ); END ROM16_8;; ARCHITECTURE a OF ROM 16_8 IS BEGIN DATA=WHEN ADDR=“0000”AND CE=‘0’ --LDA 9H WHEN ADDR=“0001”AND CE=‘0’ELSE --ADD AH WHEN ADDR=“0010”AND CE=‘0’ELSE --ADD BH WHEN ADDR=“0011”AND CE=‘0’ELSE --SUB CH WHEN ADDR=“0100”AND CE=‘0’