数字逻辑电路实验报告.pdf

数字逻辑电路设计 -- 多功能数字钟 学院：计算机科学与通信工程 专业： 姓名： 学号： 指导老师： 实用文档 多功能数字钟 一、设计任务及要求 （1）拥有正常的时、分、秒计时功能。 （2）能利用实验板上的按键实现校时、校分及清零功能。 （3）能利用实验板上的扬声器做整点报时。 （4）闹钟功能 （5）在 MAXPLUSII 中采用层次化设计方法进行设计。 （6）在完成全部电路设计后在实验板上下载，验证设计课题的正确性。 二、多功能数字钟的总体设计和顶层原理图 作为根据总体设计框图，可以将整个系统分为六个模块来实现，分别是计 时模块、校时模块、整点报时模块、分频模块、动态显示模块及闹钟模块。 . 实用文档 （1）计时模块 该模块使用 74LS160 构成的一个二十四进制和两个六十进制计数器级联， 构成数字钟的基本框架。二十四进制计数器用于计时，六十进制计数器用 于计分和秒。 只要给秒计数器一个 1HZ 的时钟脉冲，则可以进行正常计时。 分计数器以秒计数器的进位作为计数脉冲。 用两个 74160 连成 24 进制的计数器，原图及生成的器件如下： 注： 利用使能端，时钟信号，清零以及预置 数功能连成 24 进制。 生成的二十四进制计数器 . 实用文档 用两个 74160 连成的 60 进制计数器，原图及生成的器件如下： 生成的六十进制计数器 （2 ）校时模块 校时模块设计要求实现校时，校分以及清零功能。 * 按下校时键，小时计数器迅速递增以调至所需要的小时位。 * 按下校分键，分计数器迅速递增以调至所需要的分位。 * 按下清零键，将秒计数器清零。 注意事项： ① 在校分时，分计数器的计数不应对小时位产生影响，因而需 要屏蔽此时分计数器的进位信号以防止小时计数器计数。 ② 利用 D 触发器进行按键抖动的消除 ，因为 D 触发器是边沿 触发，在除去时钟边沿到来前一瞬间之外的绝大部分时间都不接受输入， . 实用文档 可以消除抖动。 ③ 计时采用 1HZ 的脉冲驱动计数器计数， 而校时则需要较高频 率的信号驱动以达到快速校时的目的。因此这两种脉冲信号就需要两路选 择器进行选择，条件即为是否按键。 注：D 触发器用于按键的消抖，接更高的频率用于校时和校分，二路选择器用于区分是正常计时还 是校时。 （3 ）整点报时模块 计时到 59 分 50 秒时，每两秒一次低音报时，整点时进行高音报时。以不 同频率的脉冲信号区分低音和高音报时。报时的条件是计数器计数至所需 要的时间点，因而需要一个比较模块，将分计数器和秒计数器的输出连至 比较模块输入端完成比较过程。 注： F1 表示计数器分的高位， F0 表示分的低位； M1 表示秒的高位， M0 表 示秒的低位。当时间为 59 分 00,02,04,06,08 进行低音报时，当为整点时进 行高音报时。 SIGA 为 1 时低音报时， SIGB 为 1 时高音报时。 .