数字电路4选1选择器、3位比较器VHDL代码.pdf

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实用文档 4 选 1 选择器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY sjxz IS PORT(G,A1,A0:IN STD_LOGIC; D0,D1,D2,D3:IN STD_LOGIC; Y,YB:OUT STD_LOGIC); END sjxz; ARCHITECTURE behav OF sjxz IS SIGNAL comb: STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN comb = A1 A0; PROCESS (G, comb, D0,D1,D2,D3) BEGIN IF G=0 THEN CASE comb IS WHEN 00 = Y = D0; YB = NOT D0; WHEN 01 = Y = D1; YB = NOT D1; WHEN 10 = Y = D2; YB = NOT D2; WHEN 11 = Y = D3; YB = NOT D3; WHEN OTHERS = Y =0;YB =1; END CASE; ELSE Y=0;YB=1; END IF; END PROCESS; END behav; . 实用文档 3 位比较器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY comp3 IS PORT(A: IN STD_LOGIC_VECTOR(2 DOWNTO 0); B: IN STD_LOGIC_VECTOR(2 DOWNTO 0); YA,YB,YC: OUT STD_LOGIC); END comp3; ArCHITECTURE behave OF comp3 IS BEGIN PROCESS (A,B) BEGIN IF (AB) THEN YA=1;YB=0;YC=0; ELSIF (AB) THEN YA=0;YB=1;YC=0; ELSE YA=0;YB=0;YC=1; END IF; END PROCESS; END behave; 举重 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY juzhong IS . 实用文档 PORT(A,B0,B1:IN STD_LOGIC; G,R: OUT STD_LOGIC); END juzhong; ARCHITECTURE a of juzhong IS BEGIN G= A AND (B0 OR B1); R= A OR (B0 AND B1); END a; .

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