EDA应用技术完整版ppt全套电子教案整套教学教程（必威体育精装版）.ppt

下载文档 降价啦

29
0
约 978页
2021-07-15 发布于辽宁
举报
版权申诉
保障服务

EDA应用技术完整版ppt全套电子教案整套教学教程（必威体育精装版）.ppt

1、本文档共978页，可阅读全部内容。
2、有哪些信誉好的足球投注网站（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。

本课件是独家原创完整版ppt整本书教学教程最全电子教案目前最实用的全套整本书ppt课件

5.4 VHDL基本描述语句选择信号代入语句在进程外使用，具有并发功能，所以无论何种类型的信号代入语句，只要在进程之外，就具有并发功能，也就有并发执行的特点。当条件满足且选择信号变化时，该语句就启动执行。这些语句等效于一个进程。利用进程设计信号的代入过程和数值的传递过程也完全可以。 3. 进程语句(process) 进程语句是并行处理语句，即各个进程是同时处理的，在结构体中多个PROCESS语句是同时并发运行的。PROCESS语句在VHDL程序中是描述硬件并行工作行为的最常用、最基本的语句。下一页返回上一页 5.4 VHDL基本描述语句 PROCESS语句的一般书写结构、组织形式为： [进程名：]PROCESS[敏感信号表] 变量说明语句： BEGIN 顺序说明语句 END PROCESS [进程名]；在PROCESS语句的组织形式中，变量说明语句用于说明数据类型。变量说明等效于指明或标定了一个存储区域，在此进程对变量的读写等效于对这个存储区的访问。从这一点看来，进程语句具有一般高级程序设计语言所具有的描述能力和访问能力。下一页返回上一页 5.4 VHDL基本描述语句进程语句中的信号敏感表和WAIT语句的作用一致，都是进程启动、触发的条件。这样，为了不产生两个进程启动条件，避免使进程产生误触发，在进程语句中，信号敏感表和WAIT语句不能共同存在于一个进程之中。由PROCESS语句的组织形式可知，PROCESS语句不是一条语句，而是一段程序结构。在这一段程序中，起始于进程的标识符，结束于END PROCESS 进程名。这段程序描述了一个电子硬件模块的工作进程，而且是可以反复工作、靠敏感信号触发的硬件模块的行为的反复执行。下一页返回上一页 5.4 VHDL基本描述语句 PROCESS语句具有如下特点： (1)进程结构内部的所有语句都是顺序执行的。 (2)多进程之间是并行执行的，并可访问结构体或实体中所定义的信号。 (3)进程的启动是由进程标识符PROCESS后的信号敏感表所标明的信号来触发的，也可以用WAIT语句等待一个触发条件的成立。 (4)各进程之间的通信是由信号来传递的。 (5)进程语句的顺序性射击实体的一个结构体中，某一功能独立的电路，在设计时也可以用一个PROCESS语句结构来描述。在系统仿真时，PROCESS结构中的语句按结构来描述。在系统仿真时，PROCESS结构中的语句结构按顺序一条一条向下执行号与单处理机上C语言、PASCAL语言的执行过程相同。这种顺序执行语句只在PROCESS和SUBPROGRAMS的结构体中使用。下一页返回上一页 5.4 VHDL基本描述语句 (6)进程的启动与执行过程进程PROCESS语句中一般带有几个信号量列表，称为该进程的敏感量表。这些信号无论哪一个发生变化都将启动PROCESS进程。一旦启动，进程PROCESS中的程序将从上到下顺序执行一遍，由新变化的量引导进程产生变化结果输出。当进程的最后一个语句执行完成后，就返回到进程开始处，等待敏感量的新变化，引发进程的再一次执行。周而复始，循环往复，以至无穷。这就是进程的执行过程。在进程PROCESS后边一定要有敏感表，否则要有WAIT语句。否则，该进程必然陷入无限循环，仿真器永远不会跳出初始化阶段。下一页返回上一页 5.4 VHDL基本描述语句【例5-11】利用进程语句设计半加器 library ieee; use ieee.std_logic_1164.all; ENTITY half_adder IS PORT(a,b:in std_logic; sum,Carry :out std_logic); END half_adder; ARCHITECTURE behave OF half_adder IS BEGIN 下一页返回上一页 5.4 VHDL基本描述语句 PROCESS (a,b) BEGIN sum = a xor b; carry = a and b; end process; end behave; 进程是一个无限循环的硬件行为的描述。当进程执行完最后一个语句时，在敏感信号的触发下，又开始重复执行，这个模块就这样永无休止地工作。但是如果没有敏感信号的变化，这个进程就不会工作。下一页返回上一页 5.4 VHDL基本描述语句【例5-12】由时钟控制的进程语句设计 library ieee; use ieee.std_logic_1164.all; ENTITY sync_device IS PORT (ina,clk: IN Bit; outb: OUT Bit); END sync_device; ARCHITECTURE e