《计算机组成原理》教学课件 第六章.pptx

目录;;对于冯·诺依曼结构的计算机而言，一旦程序进入存储器后，就可由计算机自动完成取出指令和执行指令的任务。专门用来完成此项工作的计算机部件称为中央处理器，通常简称CPU。;CPU对整个计算机系统的运行是极其重要的，它具有如下5个方面的基本功能。;;;现代CPU一般由运算器、控制器和Cache三大部分组成。从教学目的出发，本章以CPU执行指令为主线来组织教学内容，如图给出了CPU模型。;1.控制器;控制器的主要功能有：;2.运算器;运算器的主要功能有：;不同计算机的CPU结构存在差别，但在CPU中一般都设置下列寄存器：指令寄存器（IR）、程序计数器（PC）、地址寄存器（MAR）、数据缓冲寄存器（MDR或MBR）、累加寄存器（AC）和程序状态寄存器（PSW）。;（1）指令寄存器;（2）程序计数器;（3）地址寄存器;（4）数据缓冲寄存器;（5）累加寄存器;（6）程序状态寄存器;;6.2.1 指令周期;如果指令执行时间的T周期数与取指的T周期数相同，称为定长CPU周期。定长CPU周期组成的指令周期示意图，如图所示。;如前所述，各种指令的操作复杂性不同，所需的时间也不同。为了提高指令的执行速度，有的计算机采用不定长的CPU周期，从而可以缩短指令的执行时间。不定长的CPU周期示意图，如图所示。;6.2.2 指令周期的数据流;;取指周期的数据流如图所示。PC中存放的是指令的地址，根据此地址从主存单元中取出的是指令，并放在IR中，取指令的同时，PC加1。取指周期的数据流向为：PC→MAR→地址总线→主存，控制单元（CU）发出控制信号→控制总线→主存，PC+1→PC，主存→数据总线→MDR→IR。;假定某计算机系统中每个CPU周期内包含4个节拍（T1～T4），则取指周期完成的公共操作可用流程图描述，如图所示。;;;;;6.2.3 指令执行方案;对不同类型的指令选用不同的执行步骤来完成，称为多指令周期方案。指令之间串行执行，即下一条指令只能在前一条指令执行结束之后才能启动。但可选用不同个数的时钟周期来完成不同指令的执行过程，指令需要几个周期就为其分配几个周期，而不再要求所有指令占用相同的执行时间。;指令之间可以并行执行的方案，称为流水线方案，其追求的目标是力争在???个时钟周期完成一条指令的执行过程（只在理想情况下，才能达到该效果）。通过在每一个时钟周期启动一条指令，尽量让多条指令同时运行，从而提高整个系统的运行速度。;6.2.4 数据通路的功能和基本结构;根据设计方法不同，操作控制器可分为：;操作控制器产生的控制信号必须定时，为此必须有时序产生器。因为计算机高速地进行工作，每一个动作的时间是非常严格的，不能太早也不能太迟，时序产生器的作用，就是对各种操作信号实施时间上的控制。;将所有寄存器的输入端和输出端都连接到一条或多条公共的通路上，这种结构比较简单，但数据传输存在较多的冲突现象，性能较低。;CPU内部采用单总线（BUS）将寄存器和算术逻辑运算部件连接起来。CPU、主存、I/O设备也通过一组单总线（系统总线）连接起来。在单总线结构中（如图），CPU内部的任何两个部件间的数据传送都必须经过单总线，因此单总线结构的控制比较简单，但传送速度受到限制。在一些微、小型机中常采用这种结构。;如果CPU中有两条或更多的总线，则构成双总线结构或多总线结构，如图所示。CPU内部通过B总线（接收总线）和F总线（发送总线），将寄存器和算术逻辑运算部件连接起来。各寄存器可通过控制门，建立寄存器与总线之间的联系。CPU通过地址总线（ABUS）和数据总线（DBUS）与主存、I/O设备连接。;例6-1;例6-2;解;根据指令执行过程中的数据和地址的流动方向安排连接线路，避免使用共享的总线，性能比较高，但硬件量大。;;解;;6.3.1 基本思想;硬布线控制器结构如图所示。;组合逻辑电路的输入信号来源有3个：;;例如，对引起一次主存读操作的控制信号C3来说，当节拍电位M1=1，取指令时被激活；而节拍电位M4=1，三条指令（LAD，ADD，AND）取操作数时也被激活，此时指令译码器的LAD，ADD，AND输出均为1，因此C3的逻辑表达式可由下式确定： C3=M1+M4(LAD+ADD+AND);一般来说，硬布线控制器的设计步骤如下。硬布线控制器的优点是速度快，缺点是逻辑复杂，不便形成系列机。;;6.3.2 指令执行流程;M1，M2和M3为三个节拍电位信号，用于定时。由于采用同步工作方式，长指令和短指令对节拍时间的利用都是一样的。对短指令来讲，在时间的利用上是浪费的，因而也降低了CPU的指令执行速度，影响到机器的速度指标。为了改变这种情况，在设计短指令流程时可以跳过某些节拍。当然在这种情况下，节拍信号发生器的电路相应就要复杂一些。;;6.3.3 微操作控制信号的产