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电子行业投资分析报告 2021年7月 1、 摩尔定律放缓，后摩尔时代来临 国家科技体制改革和创新体系建设领导小组第十八次会议 5 月 14 日在北京召开。会议要求，要高质量做好“十四五”国家科技创新规划编制工作，聚焦“四个面向”，坚持问题导向，着力补齐短板，注重夯实基础，做好战略布局，强化落实举措。中共中央政治局委员、国务院副总理、国家科技体制改革和创新体系建设领导小组组长刘鹤还组织专题讨论了面向后摩尔时代的集成电路潜在颠覆性技术。 后摩尔定律是根据摩尔定律提出的，摩尔定律是英特尔创始人之一戈登·摩尔的经验之谈，其核心内容为：集成电路上可以容纳的晶体管数目在大约每经过 18 个月便会增加一倍。换言之，处理器的性能每隔两年翻一倍。 图1：摩尔定律：集成电路上可以容纳的晶体管数目约每 18 个月便会增加一倍 资料来源：TEL 然而近些年，随着芯片工艺不断演进，硅的工艺发展趋近于其物理瓶颈，晶体管再变小变得愈加困难。 一方面，技术难度迅速加大。目前必威体育精装版的制程工艺节点为 5nm，使用的是 FinFET （鳍式场效应晶体管）技术，而再往下的制程，将不得不使用 GAAFET（Gate-All-Around，闸极环绕场效应晶体管）等新技术，这对于芯片制造厂商来说，是一项不小的挑战。对于决定制程突破关键的上游设备厂商来说，5nm 以下的制程对设备的要求也极高，以光刻机为例，荷兰 ASML 是全球唯一有能力制造 EUV 光刻机的厂商，而面向 3nm 及更先进的工艺，芯片制造商将需要一种称为高数值孔径 EUV（high-NA EUV）的 EUV 光刻新技术。据 ASML 年报披露正在研发的下一代采用 high-NA 技术光刻机大约在 2024 年前后量产。 另一方面，由于随着技术节点的不断缩小，集成电路制造设备的资本投入越来越高。在摩尔定律的推动下，元器件集成度的大幅提高要求集成电路线宽不断缩小，导致生产技术与制造工序愈为复杂，制造成本呈指数级上升趋势。当技术节点向 5 纳米甚至更小的方向升级时，普通光刻机受其波长的限制，其精度已无法满足工艺要求。因此，集成电路的制造需要采用昂贵的极紫外光刻机，或采用多重模板工艺，重复多次薄膜沉积和刻蚀工序以实现更小的线宽，使得薄膜沉积和刻蚀次数显著增加，意味着集成电路制造企业需要投入更多且更先进的光刻机、刻蚀设备和薄膜沉 3/14 积设备等，造成巨额的设备投入。以 5 纳米技术节点为例，其投资成本高达数百亿美元，是 14 纳米的两倍以上，28 纳米的四倍左右。巨额的设备投入只有具备一定规模的头部集成电路制造厂商可以负担。 图2：随着技术节点的不断缩小，集成电路制造的设备投入呈大幅上升的趋势 每5万片晶圆产能的设备投资（百万美元） 25000 21,495 20000 15,557 15000 11,420 10000 8,449 6,272 4,746 5000 3,082 2,134 2,504 3,950 0 数据来源：IBS、中芯国际招股说明书、市场研究部 因上述原因，摩尔定律逐渐放缓，同时，随着 5G 及物联网的进一步发展，接入网络的设备越来越多，对于算力及存储的需求迅速提升，以硅为主体的经典晶体管很难维持集成电路产业的持续发展，后摩尔时代到来。因此不仅我国于 5 月 14 号讨论了后摩尔时代的关键技术，美国也早在 2016 年就部署了“后摩尔时代”创新支持、并在 2017 年启动“后摩尔时代”电子复兴计划，欧盟在 2018 年也提出了“后摩尔时代半导体增值策略”。 2、 后摩尔时代的创新，关注新集成、新材料、新架构 未来集成电路的长期演进有三种主流的路线：More Moore（使用创新半导体制造工艺缩小数字集成电路的特征尺寸）、More than Moore（在系统集成方式上创新，系统性能提升不再靠单纯的晶体管特征尺寸缩小，而是更多地靠电路设计以及系统算法优化）、Beyond CMOS（使用 CMOS 以外的新器件提升集成电路性能）。 4/14 图3：未来集成电路的长期演进有三种主流的路线 资料来源：ITRS 前面我们已经提到，目前 More Moore（使用创新半导体制造工艺缩小数字集成电路的特征尺寸）技术上难度较高，而且从成本上也较高。因此将更多采用 More than Moore（在系统集成方式上创新，系统性能提升不再靠单纯的晶体管特征尺寸缩小，而是更多地靠电路设计以及系统算法优化）及 Beyond CMOS（使用 CMOS 以外的新器件提升集成电路性能）来进行突破。 More than Moore 主要是通过新集成（如 3D 封装、SiP 等先进封装）及新架构（如以 RISC-V 为代表的开放指令集将取代传统芯片设计模式，更高效应对快速迭代、定制化与碎片化的芯片需求）来进行突破。 Beyon