第二章ARM微处理器及其硬件体系结构.pptx

存储器指令寄存器控制器指令0指令1指令2指令3指令4数据通道数据输出输入中央处理器数据0数据1数据2第二章ARM微处理器及其硬件体系结构1.1 硬件基础1、冯·诺依曼体系结构模型2、冯·诺依曼体系的特点1）数据与指令都存储在存储器中2）被大多数计算机所采用3）ARM7——冯诺依曼体系程序存储器地址指令寄存器指令0控制器指令1指令指令2数据存储器地址数据通道输出输入数据0中央处理器数据1数据数据23、哈佛体系结构4、哈佛体系结构的特点1）程序存储器与数据存储器分开2）提供了较大的数存储器带宽3）适合于数字信号处理4）大多数DSP都是哈佛结构5）ARM9是哈佛结构5、CISC：复杂指令集（Complex Instruction Set Computer）具有大量的指令和寻址方式8/2原则：80%的程序只使用20%的指令大多数程序只使用少量的指令就能够运行。6、RISC：精简指令集（Reduced Instruction Set Computer)在通道中只包含最有用的指令确保数据通道快速执行每一条指令使CPU硬件结构设计变得更为简单ARM Thumb从存储器中读取指令FetchPC PCDecodePC - 4 PC-2解码指令中用到的寄存器寄存器读（从寄存器Bank）移位及ALU操作寄存器写（到寄存器Bank ）PC - 8 PC - 4Execute7、流水线技术： 几个指令可以并行执行 提高了CPU的运行效率 内部信息流要求通畅流动 为增加处理器指令流的速度，ARM7 系列使用3级流水线.允许多个操作同时处理，而非顺序执行。PC指向正被取指的指令，而非正在执行的指令123456789CycleOperationFDEADDFDESUBFDEMORRFDEANDFDEORRFDEEORWF – 取指 D – 解码 E – 执行8、最佳流水线该例中用6个时钟周期执行了6条指令所有的操作都在寄存器中（单周期执行）指令周期数 (CPI) = 1指令CACHE预取预取流水线2流水线1译码1译码1译码2译码2执行1执行1执行2执行2数据9、超标量执行超标量CPU采用多条流水线结构数据高速缓存控制器CACHE主存CPU地址数据10、高速缓存（CACHE）1、为什么采用高速缓存 微处理器的时钟频率比内存速度提高快得多，高速缓存可以提高内存的平均性能。2、高速缓存的工作原理 高速缓存是一种小型、快速的存储器，它保存部分主存内容的拷贝。 CPU低速设备低速总线桥高速总线高速设备存储器高速设备数据11、总线和总线桥CSSRAMR/WAddrDataCSDRAMR/WRASCASAddrData12、存储器系统RAM：随机存取存储器 SRAM：静态随机存储器DRAM：动态随机存储器 1）SRAM比DRAM快2）SRAM比DRAM耗电多3）DRAM存储密度比SRAM高得多4）DRAM需要周期性刷新ROM：只读存储器FLASH：闪存1.2ARM7处理器内核ARM7TDMI 特性3 级流水线冯.诺依曼架构CPI(Cycle Per Instruction) 约为1.9 T-Thumb 架构扩展, 提供两个独立指令集：ARM 指令，均为 32位Thumb指令，均为 16位两种运行状态，用来选择哪个指令集被执行D - 内核具有Debug扩展结构M – 增强乘法器 (32x8) 支持64位结果.I - EmbeddedICE 逻辑1、ARM7TDMI处理器数据总线时钟地址总线存储器接口控制ARM7TDMI内核复位协处理器接口中断2、ARM7TDMI 外部接口控制信号地址总线A[31:0]BUSSplitterARM7TDM内核DIN[31:0]数据总线D[31:0]EmbeddedICE逻辑TAP 控制器JTAG 接口3、ARM7TDMI 方框图DOUT[31:0]指令解码写数据寄存器读数据寄存器地址自增器B寄存器Bank乘法器桶移位器ALUALUPCA地址寄存器Vectors4、ARM7TDMI 内核D[31:0]ALU[31:0]地址寄存器A[31:0]0x1C向量0x00INC自增器5、外部地址产生PC[31:2] ARM StatePC[31:1] Thumb State6、ARM7TDMI-SARM7TDMI-S 是ARM7TDMI 的完全可合成 版本指令集和周期与ARM7TDMI 固化版本兼容完全可合成的 RTL使用了纲要设计构件的组件ALU寄存器bank单周期设计（上升沿）单一总线接口7、ARM7EJ-SARM7EJ-S 是可综合的内核版本:ARM体系结构 V5TEJJazelle Java 加速技术增强的DSP 指令系统5级流水线高性能乘法器实时调试EmbeddedICE-RTETM 接口向后兼容其它 ARM7内核兼容 V5TE 体系A