精通VerilogHDLIC设计核心技术实例详解书后习题以与答案.docx

精品学习资料 名师归纳总结——欢迎下载 留意： 9.3 程序代码由于本章所涉及的实例程序太长，并因篇幅所限我们把它放到了 的“下载专区”；请到该书源代码文件的根目录查找：的代码；JPEG实例程序.doc ，这个文件就是本章所用第 1 章习题1．说明目前市面上的MP3Player 为什么多采纳DSPbased 的设计，而在液晶屏幕里的图像缩放掌握器（）为什么都采纳硬件（Hardwire based ）的设计；Scaler 留意： 9.3 程序代码 由于本章所涉及的实例程序太长， 并因篇幅所限我们把它放到了 的“下 载专区”；请到该书源代码文件的根目录查找： 的代码； JPEG实例程序 .doc ，这个文件就是本章所用 第 1 章 习题 1．说明目前市面上的 MP3Player 为什么多采纳 DSPbased 的设计，而在液晶屏幕里的 图像缩放掌握器（ ）为什么都采纳硬件（ Hardwire based ）的设计； Scaler mp3的动作时钟低， 如采纳硬件设计， 就很多电路大部分时间皆在闲置状况， 以 DSP设 计，调整程序即能解码 WMA的编码格式， 这是硬件设计难以办到的； Scaler 的动作频率在 SVGA时高达 135MHz，且功能性单纯，并不需要太大的弹性，故相宜采纳硬件架构设计；如 采纳 DSP设计，频宽和时钟将难以满意； 2．表达为什么需要做形式验证（ ）； Buffer ，这使得电路存在功能 Formal Verification 最初是由于后端（ APR）为了满意时序上的要求而加入 被转变的风险，因此需要做形式验证；不过近年来形式验证已进展到 Gate-Gate 的相互比较，且在测试电路的加入后，形式验证显得更加重要； RTL-RTL，RTL-Gate ， 3．试简述 参考本章 IC 开发的流程； 1.2 节部分 4．说明需降低系统功率消耗的缘由； 5．假设电路操作情形如图 power； 1-65 所示， 试估量电路消耗的 power 及 Switching Internal 图 1-65 电路操作情形举例 第 2 章 习题 1．描述一个模块通常会包含哪些部分？其中有哪些是必要的？ 模块名称，输出入管脚，管脚声明，参数定义， endmodule； 声明，变量声明，程序主体， include 只有模块名称， endmodule，变量声明，程序主体是必要的； 2．利用我们在数字规律里学到的学问，将四输入的多任务器以其他规律器件（如 Gate）实现； NOR 第 1 页，共 12 页 精品学习资料 名师归纳总结——欢迎下载 in1in2in3in4sel0sel13．定义一输入及四输出，输入输出都为以表格描述如下；位，两个选项的多任务器，其输出输入可以8sel1sel03210000100000inin011010 in1 in2 in3 in4 sel0 sel1 3．定义一输入及四输出，输入输出都为 以表格描述如下； 位，两个选项的多任务器，其输出输入可以 8 sel1 sel0 3 2 1 0 0 0 0 1 0 0 0 0 0 in in 0 1 1 0 1 0 in in 0 0 0 0 0 试以 Verilog 语句描述其输出输入，并写出完整的测试平台测试； module ex2_2; //test bench reg clk=0; reg [7:0]in=0; always #10 clk=~clk; reg [1:0] sel=0; always(posedge clk) sel=sel+1; integer seed=4; always(posedge clk) in=$random(seed); //Circuit wire [7:0] out0=(sel==0).in:0; wire [7:0] out1=(sel==1).in:0; wire [7:0] out2=(sel==2).in:0; wire [7:0] out3=(sel==3).in:0; endmodule 第 2 页，共 12 页 精品学习资料 名师归纳总结——欢迎下载 4．定义 3 位输入和 6 位输出，输出是此module ex2_3;//test bench reg clk=0; 4．定义 3 位输入和 6 位输出，输出是此 module ex2_3; //test bench reg clk=0; reg [2:0]in=0; always #10 clk=~clk; integer seed=4; always(posedge clk) in=$random(seed); 3 位数平方的 Verilog 语句及测试平台； wire [5:0] out=(in==0).0: (in==1)