Verilog时序逻辑设计2.docx

Verilog 时序逻辑设计2 PAGE PAGE # PAGE PAGE # 电孑糾技大孝 学生姓名：ZYZ学 号:2014060103026 学生姓名：ZYZ 学 号:2014060103026 指导教师：DJ 一、 实验项目名称：Verilog时序逻辑设计 二、 实验目的： 掌握边沿D触发器74x74、同步计数器74x163.4位通用移位寄存器74x194, 的工作原理。采用移位寄存器74x194设计3位最大序列长度线性反馈移位寄存 器(LFSR： Linear Feedback Shift Register)计数器。釆用同步计数器 74x163 设计频率为1Hz的数字信号。采用ISE软件进行Verilog设计和仿真，并下载 到FPGA开发板进行实际调试。 三、 实验内容： 根据边沿D触发器74x74的原理图编写设计和仿真模块。 根据通用移位寄存器74x194的原理图编写设计和仿真模块。 釆用1片74x194和其它小规模逻辑门设计3位LFSR计数器，编写设计 和仿真模块。 根据4位同步计数器74x163的原理图编写设计和仿真模块。 输入为100MHz的系统时钟，釆用7片74x163和其它小规模逻辑门设计 1Hz的数字信号。 在FPGA开发板上调试3位LFSR计数器。 四、 实验原理： 图1所示为带有置位和清零端的边沿D触发器的逻辑图，本实验中用 Verilog语句来描述。图1中的wl.w4为中间信号名称。 图1边沿D触发器的逻辑图 图2为4位通用移位寄存器74x194,本实验中用Verilog语句来描述。注意 图2与教材《数字设计一原理与实践》（第4版）第528页的图8U1有一点不同, 在图2中采用上升沿D触发器，所以输入CLK后面改为接缓冲器。 CLKCLR.LLIN CLK CLR.L LIN D C B S1 so A RIN 图2 4位通用移位寄存器74x194的逻辑图 图3是3位LFSR计数器的电路图。注意图3与教材《数字设计一原理与实 践》（第，版）第535页的图8-52有一些不同，在图3中釆用右移工作方式，输 出QA接高位Q2,输出QC接低位Q0,输入ABCD接1000。这样修改的目的 是与教材第535页的图8.51、表8-26以及表8-27 一致。 X2 XI XO 图4同步计数器74x163的原理图 在图3中，输入为1Hz的数字信号。在Nexys3开发板上自带100MHz时钟, 为了便于将图3的设计下载到FPGA开发板，需要设计1Hz的数字信号发生器。 设输入为100MHz,输岀为1Hz,则计数器的模为100M.釆用十六进制计数 方式，有效状态选A5F5E0FF,所以需要7片74x163。釆用清零法,在状态5F5EOFF 时产生 LD_L信号,LD_L= （Q[26] Q[24] RCO[5] Q[18] Q[16] Q[15] Q[14] Q[13] RCO[1] RCO[O]）。输出选Q[26], Q[26]的周期为1秒，占空比约33%。 图4中的输入ABCD也可改为D[0]、D[l]、D[2]、D[3],输出QA QB QC QD 可改为Q[0]、Q[ll Q[2]、Q[3],图4的设计可以釆用门级描述，也可以釆用 教材《数字设计一原理与实践》（第4版）第525页的表8-20中的行为描述。 五、 实验器材（设备、元器件）： PC 机、Windows XP Anvyl 或 Nexys3 开发板、Xilinx ISE 14.7 开发工具、 Digilent Adept 下载工具。 六、 实验步骤： 实验步骤包括：建立新工程、设计代码与输入、约束与实现、生成流代码 与下载调试。 七、关键源代码： 1. D触发器的Verilog代码 module d_ff( CLK , D , PR_L , CLR.L , Q , QN ); input CLK , D , PR_L , CLR_L ; output Q , QN ; wire wl , w2 , w3 , w4 ; nand ( wl , PR_L , w2 , w4 ); nand ( w2 , CLR_L , wl , CLK ); nand ( w3 , w2 , CLK , w4 ); nand ( w4 , w3 , CLR_L , D ); nand ( Q , PR_L , w2 , QN ); nand ( QN , Q y w3 , CLR_L ); endmodule 2.仿真测试代码 9 9 initial begin CLK = 0 ; PR_L = 1 ; CLR_L = 1 ； D = 0 ； #4 D = 1 ； #2 D = 0 ; #8 D = 0 ； #2 D = 1 ; #13 CLR_L