《数字逻辑电路》(第二版） 第3章组合电路2008版.pptVIP

第3章 组合逻辑电路的分析和设计 ;3．1 组合电路的一般分析与设计 ; 译码器。 为控制端，A1A0为译码地址输入端。 ;3.1.2 用门电路设计组合逻辑电路 ; 例3-3 某微处理单元（MCU）的标志寄存器含有两个进位标志位：进位标志位——置1时表示累加器进行二进制数加法运算产生了进位（溢出）；半进位标志位——置1时表示累加器进行8421BCD加法运算产生了进位。根据上述原理，设计一个4位累加器半进位标志位的逻辑电路。 ;输 入 B3 B2 B1 B0;用与非门实现 ;用与或非门实现 ;解：甲类00，乙类01，丙类10，丁类11。 甲类访问乙类编码为ABCD=0001，丁类访问丙类编码为ABCD=1110，依此类推。 ;输 入 A B C D;第3章 组合逻辑电路 ;3.2 常用组合电路及其组件 ;1、加法器原理 ;2、串行进位多位加法器 ;3、超前进位加法器 CT74LS283;4位全加器进位输出函数Ci ： ;;3、超前进位加法器 CT74LS283 ;3.2.1 加法器 ;关于中规模集成电路的逻辑符号及框图的说明 从本章开始，在介绍功能电路的同时介绍一些典型的中规模集成电路，用逻辑图和逻辑符号的形式表示，以符号形式为多，对逻辑符号知识的介绍也相应地多起来。图3-12为本书第一个出现的中规模集成芯片——四位超前进位全加器 CT74283 的逻辑符号，图中输入、输出端点所标的数字是双列直插封装芯片的引脚号。 图3-13是使用框图的画法绘制的，框图的特点是输入输出引脚的位置比较自由，可以在引脚处标明引脚号，在表示器件之间连接时较为方便，但不能明确表示出器件内部的逻辑关系（各种关联），要借助逻辑符号或其他形式辅助说明。 ;3.2 常用组合电路及其组件 ;1、编码器原理 ;I3 I2 I1 I0;;集成8线一3线优先编码器CT74148的功能表 ;2、集成优先编码器CT74148 ;;3.2 常用组合电路及其组件 ;3.2.3 译码器 ; 译码器 ;3.2.3 译码器 ;两片的 相连作为整个电路的使能控制端。 ;（3） 输入数据端D 。;3．2．3 译码器 ;3．2．3 译码器 ;3．2．3 译码器 ;5、数字显示译码器 ;3．2．3 译码器 ;3．2 常用组合电路及其组件 ;1、双四选一数据选择器CT74153 ;3．2．4 数据选择器;3．2．6 数码比较器 ;3．2．6 数码比较器 ;3．2．6 数码比较器 ;3．2．7 奇偶产生／校验器 ;3．2．7 奇偶产生／校验器 ;3.3 中规模集成器件实现组合逻辑电路 ;2、输入变量个数大于数据选择器地址输入端的个数 ;解：用16选1数据选择器将函数降维实现 。;根据16选1的数据输入 D0=D2=D3=D10=D14=1， D1=D5=D8=D9=D11=D12=0，D4=D6=D13=D15=E, D7= 用两个8选1实现，电路图如下：;用十六选一数据选择器CD4067实现 D0=D2=D3=D10=D14=1， D1=D5=D8=D9=D11=D12=0， D4=D6=D13=D15=E, D7=;2、输入变量个数大于数据选择器选择输入端的个数 ;根据函数降维后8 选1的数据输入为 D0=D5= ， D1=1 D2= ，D3= ， D4= 0 ，D6= ，D7= 电路图如下：;改变函数降维变量，则另一种降维形式8 选1的数据输入为 D0=1, D1=D4=D6=C, D2=D7=E, D3=C ，D5=0 ，电路图如下：;3．3 中规模组件实现组合逻辑电路 ;3.3.2 用译码器、加法器实现组合逻辑电路;2、全加器的应用 ;3．4 组合逻辑电路的冒险 ;3．4 组合逻辑电路的冒险 ;3．4．2 冒险的判断、避免及消除 ;从卡诺图上可判断是否会产生功能冒险。 ;增加选通电路可消除逻辑冒险和功能冒险 。