集成电路版图设计电路设计微电子工艺IC芯片笔试面试题目-----超全了.pdf

如对您有帮助，请购买打赏，谢谢您！ 集成电路设计基础（工艺、版图、流程、器件） 1、 什么叫 Latchup，如何预防闩锁效应 ? （仕兰、科广试题） Q1 为一纵向 PNP BJT, 基极 (base)是 nwell, 基极到集电极 (collector)的增益可达 数百倍； Q2 是一横向的 NPN BJT ，基极为 P substrate，到集电极的增益可达数 十倍； Rwell 是 nwell 的寄生电阻； Rsub 是 substrate电阻。 以上四元件构成可控硅（ SCR ）电路，当无外界干扰未引起触发时，两个 BJT 处于截止状态，集电极电流是 C-B 的反向漏电流构成，电流增益非常小，此时 Latch up 不会产生。当其中一个 BJT 的集电极电流受外部干扰突然增加到一定 值时，会反馈至另一个 BJT ，从而使两个 BJT 因触发而导通，VDD 至 GND（VSS） 间形成低抗通路， Latch up 由此而产生。 产生 Latch up 的具体原因： ? 芯片一开始工作时 VDD 变化导致 nwell 和 P substrate间寄生电容中产生足够 的电流，当 VDD 变化率大到一定地步，将会引起 Latch up。 ? 当 I/O 的信号变化超出 VDD-GND （VSS）的范围时，有大电流在芯片中产生， 也会导致 SCR 的触发。 ? ESD 静电加压，可能会从保护电路中引入少量带电载子到 well 或 substrate 中， 也会引起 SCR 的触发。 ? 当很多的驱动器同时动作，负载过大使 power 和 gnd 突然变化，也有可能打 开 SCR 的一个 BJT 。 ? Well 侧面漏电流过大。 消除 “Latch-up”效应的方法： 版图设计时： ① 为减小寄生电阻 Rs 和 Rw ，版图设计时采用双阱工艺、多增加电源和地 接触孔数目，加粗电源线和地线，对接触进行合理规划布局，减小有害 的电位梯度； ② 避免 source和 drain 的正向偏压； ③ 使用 Guard ring: P+ ring 环绕 nmos并接 GND ；N+ ring 环绕 pmos并接 VDD ，一方面可以降低 Rwell 和 Rsub 的阻值，另一方面可阻止载流子到 达 BJT 的基极。如果可能，可再增加两圈 ring； ④ Substrate contact和 well contact应尽量靠近 source,以降低 Rwell 和 Rsub 的阻值； ⑤ 使 nmos尽量靠近 GND ，pmos尽量靠近 VDD ，保持足够的距离在 pmos 和 nmos之间以降低引发 SCR 的可能； ⑥ 除在 I/O 处需采取防 Latch up 的措施外，凡接 I/O 的内部 mos 也应圈 guard ring； ⑦ I/O 处尽量不使用 pmos(nwell)。 工艺设计时： 降低寄生三极管的电流放大倍数：以 N 阱 CMOS 为例，为降低两晶体管的 放大倍数，有效提高抗自锁的能力，注意扩散浓度的控制。为减小寄生 PNP 管 的寄生电阻 Rs，可在高浓度硅上外延低浓度硅作为衬底，抑制自锁效应。工艺 上采用深阱扩散增加基区宽度可以有效降低寄生 NPN 管的放大倍数； 具体应用时：使用时尽量避免各种串扰的引入，注意输出电流不易过大。 器件外部的保护措施 低频时加限流电阻（使电源电流