华为中兴FPGA面试题.pdf

1：什么是同步逻辑和异步逻辑？ 2 2：同步电路和异步电路的区别： 2 3：时序设计的实质： 2 4：建立时间与保持时间的概念？ 2 5：为什么触发器要满足建立时间和保持时间？ 2 6：什么是亚稳态？为什么两级触发器可以防止亚稳态传播？ 3 7：系统最高速度计算（最快时钟频率）和流水线设计思想： 3 8：时序约束的概念和基本策略？ 3 9：附加约束的作用？ 4 10：FPGA 设计工程师努力的方向： 4 11：对于多位的异步信号如何进行同步？ 4 12：FPGA 和 CPLD 的区别？ 4 13：锁存器（ latch ）和触发器（ flip-flop ）区别？ 5 14：FPGA 芯片内有哪两种存储器资源？ 5 15：什么是时钟抖动？ 5 16：FPGA 设计中对时钟的使用？（例如分频等） 5 17：FPGA 设计中如何实现同步时序电路的延时？ 5 18：FPGA 中可以综合实现为 RAM/ROM/CAM 的三种资源及其注意事项？ 5 19：什么是 线与 逻辑 ,要实现它 ,在硬件特性上有什么具体要求 ?6 20：什么是竞争与冒险现象 ?怎样判断 ?如何消除 ?6 21.用 Verilog 设计一个 5 分频器。 6 22.用状态机检测序列为 输出为 1，否则输出为 0 。 8 23. IC 设计中同步复位与 异步复位的区别 10 24. MOORE 与 MEELEY 状态机的特征 10 25. 画状态机，并用 verilog 实现接受 1,2,5 分钱的卖报机，每份报纸 5 分钱。 ... 10 26. FPGA 的基本结构 12 27. 程序下载到 FPGA 的方式有哪几种， JTAG 有哪几条线。 13 28. 时钟周期为 T ，触发器 D1 的建立时间最大为 T1max ，最小为 T1min 。组合逻 辑电路最大延迟为 T2max ，最小为 T2min 。问：触发器 D2 的建立时间 T3 和保持 时间 T4 应满足什么条件？ 14 1：什么是同步逻辑和异步逻辑？ 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 答案应该与上面问题一致 〔补充〕：同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时 钟端， 只有当时钟脉冲到来时， 电路的状态才能改变。 改变后的状态将一直保持到下一个时 钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点： 电路中除可以使用带时钟的触发器外， 还可以使用不带时钟 的触发器和延迟元件作为存储元件， 电路中没有统一的时钟， 电路状态的改变由外部输入的 变化直接引