CPLDFPGA的开发与应用.pptx

CPLD/FPGA的开发与应用;? 现代电子系统设计方法--- EDA技术 现代电子系统实现手段---大规模PLD 现代电子系统设计描述--- HDL语言 现代电子系统设计流程--- 自顶向下 现代电子系统开发平台--- EDA工具 ; ;第1章 EDA技术概述; EDA技术的发展 分为三个阶段 ; 进入21世纪后，随着基于EDA的SOC(片上系统)设计技术的发展，软硬核功能库的建立，EDA技术开始步入崭新阶段： ;1.2 EDA技术基本特征及其优势;传统设计与计辅设计EDA;1.3 EDA设计流程与开发工具;设计准备 ; ; （1）原理图输入方式：利用EDA工具提供的图形编辑器以原理图的方式进行输入。原理图输入方式比较容易掌握，直观且方便，所画的电路原理图与传统的器件连接方式完全一样，很容易被人接受，而且编辑器中有许多现成的单元器件可以利用，自己也可以根据需要设计元件。然而原理图输入法的优点同时也是它的缺点???①随着设计规模增大，对于图中密密麻麻的电路连线，设计的易读性迅速下降，尤其是当规模达到一定程度时这种输入方式将无法胜任；②一旦输入完成，电路结构几乎无法改变：难以移植、难以存档、难以交流、难以交付，因为不可能存在一个标准化的原理图编辑器。; 欲把HDL的软件设计与硬件实现挂钩，则需要利用EDA开发工具的综合器进行逻辑综合。 综合器可把HDL描述的功能转化成具体的硬件电路。针对设计要求及给定器件的结构特性等约束条件，综合器通过编译、建模、优化、仿真等过程，可将某一特定项目的HDL描述转化为门级电路的结构描述是软件描述与硬件实现的一座桥梁。 综合过程可在三个层次上进行： 行为描述——RTL描述：称作行为综合； RTL描述——门级描述：称作结构综合； 门级描述——版图描述：称作版图综合因此综合器分RTL级综合与行为级综合两种如：Synplify就是典型的行为级综合工具。 ;硬件描述语言的综合过程; 逻辑综合、功能仿真后才能进行目标适配（即结构综合）。利用适配器将逻辑综合后的网表文件针对某一具体的目标器件进行逻辑映射操作(其中包括底层器件配置、逻辑分割、逻辑优化、布局与布线等)。 适配器又称为布局布线器，其功能是将由综合器产生的网表文件配置于指定的目标器件中，产生最终的下载文件，如JEDEG格式的文件。适配所选定的目标器件(FPGA/CPLD芯片)必须属于原综合器指定的目标器件系列。 通常EDA开发工具中的综合器可由芯片生产厂家或专业的第三方EDA公司提供(如 Synplicity公司的Synplify综合器)，而适配器则需由FPGA／CPLD供应商自己提供，因为适配器的适配对象直接与器件结构相对应。 ; 目标适配和结构综合前需进行VHDL行为功能仿真。即对VHDL所描述的内容进行模型功能仿真，由于VHDL的行为仿真是面向高层次的系统级仿真，是根据VHDL的语义进行的，只对VHDL的系统描述作可行性评估测试，此时的仿真不针对任何硬件系统，只限于功能验证，与具体电路没有关系，也不考虑硬件延迟。 结构综合后，VHDL综合器将生成一个VHDL网表文件。该网表文件采用VHDL结构描述方法，可在VHDL仿真器中进行所谓的时序仿真，此时的仿真充分考虑了电路的硬件特征，仿真结果与门级仿真基本一致。 ;Altera集成开发环境---- QuartusII;1.4 EDA设计描述与HDL语言; ; 硬件描述语言VHDL ;VHDL 发展历史;VHDL主要特点;1.5 EDA技术与SOPC设计; 数字器件从功能/规模上可分为： ; 通用集成电路构成数字系统即采用SSIC、MSIC等标准逻辑器件，根据系统的设计要求，构成所需数字系统。早期的数字系统的设计，都是在这个层次上进行的。这样完成的系统设计，由于芯片之间的众多连接，造成系统可靠性不高，体积较大，集成度低。当数字系统大到一定规模或系统复杂度进一步提高时，这种方式常常力不从心，搭建调试会变得非常困难甚至不可行。 ;基于CPLD/FPGA的数字系统SOPC实现; 其中，大规模可编程逻辑器件是利用EDA技术进行电子系统设计的载体，硬件描述语言是利用EDA技术进行电子系统设计的主要表达手段，软件开发环境是利用EDA技术进行电子系统设计的智能化的自动化设计工具，硬件开发