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平方根求解算法的Verilog实现 平方根求解算法的Verilog实现 PAGE 平方根求解算法的Verilog实现 此平方根求解算法用的是试根法，绝对好用，最后有modelsim仿真图验证哟~~~ module sqrt( //端口列表 clk, start, over, data, result, remain ); //端口定义及数据类型说明 input clk; input start; //开始信号，为1时才开始计算，否则等待 input wire [9:0] data; //10位数据输入 output reg over; //结束信号，计算完成时产生一个时钟周期的高电平 output reg [9:0] result;//接近开平方结果的整数 output reg [9:0] remain;//“余数”部分remain=data-result*result reg [2:0] STATE; //标识状态 reg [9:0] M; //中间变量 reg [3:0] N; //权的表示 reg [9:0] CMP; //中间变量 reg [9:0] X,R; //存中间结果哒 initial begin STATE=0; over=0; end always@(posedge clk) begin case(STATE) 0:begin over=0; if(start) begin STATE=1;//指示状态 X=0;//00…00 R=data; M=data8;//原数据右移8位后给M，也就是M存着data的最高位和次高位 N=8; end end 1:begin if(M=1) //如果最高位和次高位不是00也就是01 10 11三种 begin X=1;//00…01 R=R-(10d1N); end STATE=2;//这是2状态 end 2:begin N=N-2; X=X1; CMP=(((X2)+1)(N-2)); STATE=3;//这是状态3 end 3:begin if(R=CMP) begin X=X+1; R=R-CMP; end STATE=4;//这是还不知道在干嘛的状态4 end 4:begin if(N==0)//N为零时 begin result=X; //X的值就是结果 remain=R; //R的值是余数 over=1; //计算结束over置为1 STATE=0; //回到起始状态 end else STATE=2; //不为零也就是还没算完时，回到状态2喵 end default:begin STATE=0; //啦啦要是前面出错回到起始状态 end endcase end endmodule //sqrt程序的测试程序 `timescale 10ns/1ns module sqrt_tb; //主要输入寄存器 reg clk; reg start; reg [9:0] data; //主要输出声明 wire over; wire [9:0] result; wire [9:0] remain; //待测试设计例化 sqrt my_sqrt(clk,start,over,data,result,remain); //产生时钟周期是100个时间单位 always #50 clk=~clk; //设计一个或多个激励信号发生器 initial begin clk=0; data=10d676; start=0; #100 start=1; #1500 start=0; //改变数据 #2000 data=10d750; //为了检测start是否起作用 #2000 start=1; end //检测输出信号 initial begin $monitor($time,over= %b result=%d remain=%d,over,result,remain); #8000 $finish; end endmodule 仿真验证的结果如下图所示。