第7章时序逻辑电路ppt-浙江水利水电专科学校——电气工.pptx

第七章时序逻辑电路;7.1 概述;2、时序电路逻辑功能的表示方法;3、时序电路的分类;电路图;例;2;3;4;5;例;2;3;4;例;2;3;4;本节小结;7-3-1 异步二进制加法计数器;二进制加法计数器的时序图;7-3-2 异步二进制减法计数器;7-3-2 异步二进制减法计数器;7-3-3 同步二进制递增计数器;同步二进制可逆计数器;在数字电路中，能够记忆输入脉冲个数的电路称为计数器。; 74LS290为异步二－五－十进制加法计数器。其新、老标准逻辑符号及内部逻辑图分别如图12.5(a)、(b)、(c)所示。它由四个下降沿触发的JK触发器和两个与非门组成。由图可见，它是两个独立的计数器。; 图12.5 74LS290的新标准和老标准逻辑符号及内部逻辑图 (a)新标准逻辑符号； (b)老标准逻辑符号； (c)内部逻辑图 ; 图12.5 74LS290的新标准和老标准逻辑符号及内部逻辑图 (a)新标准逻辑符号； (b)老标准逻辑符号； (c)内部逻辑图 ; 74LS290，它具有如下功能： （1）直接清零。当R0A和R0B为高电平、S9A和S9B至少有一个为低电平时，各触发器Rd端均为低电平，触发器输出均为零，实现清零功能。由于清零功能与时钟无关，故这种清零称为异步清零。 （2）直接置9（输出为1001）。当S9A和S9B为高电平，R0A和R0B至少有一个为低电平时，触发器F0和F3的Sd端及触发器F1和F2的Rd端为低电平，触发器输出为1001，实现直接置9功能。 ; （3）计数。当R0A、　R0B及S9A、S9B输入均为低电平时，门R和门S输出均为高电平，各JK触发器恢复正常功能（实现计数功能）。使用时，务必按功能表的要求，使R0和S9各输入端满足给定的条件，在输入时钟脉冲的下降沿计数。 （4）功能扩展。用少量逻辑门，通过对74LS290外部不同方式的连接，可以组成任意进制计数器。 ; 图12.6 74LS290组成的十进制计数器 (a)8421BCD码十进制计数；(b)5421BCD码十进制计数 ;表12.5状态转移表 ; 例12.5 用74LS290组成七进制计数器。 解 首先，将74LS290的CP1端与Q0端相接，使它组成8421BCD码十进制计数器。其次，七进制计数器有7个有效状态0000~0110，可由十进制计数器采用一定的方法使它跳越3个无效状态0111~1001而实现七进制计数。 ;图12.7 七进制计数器电路图及波形图 ;图12.7 七进制计数器电路图及波形图 ; 例12.6用两块74LS290分别组成百进制和二十四进制计数器。 解 将两块74LS290进行级联，组成的百进制计数器如图12.8所示。其中，Q30Q20Q10Q00为个位输出，Q31Q21Q11Q01为十位输出。 ; 图12.8 74LS290扩展为百进制计数器 ; 在百进制基础上，采用反馈归零法即可组成二十四进制计数器。计数范围为0~23，24为过渡状态，当高位计数至2、低位计数至4时，计数器归零。将Q20和Q11直接与R0A和R0B连接，即组成二十四进制计数器。电路如图12.9所示。 ; 图12.9 二十四进制计数器 ;7.3.2 集成同步计数器;　　74LS161是一种同步四位二进制加法集成计数器。下图是其管脚排列图和逻辑功能示意图。;74LS161逻辑功能表;二、集成十进制同步加法计数器74LS160/162;三、集成十进制同步加/减可逆计数器74LS190/191;U/D是加减计数控制端；CT是使能端；LD是异步置数控制端；D0～D3是并行数据输入端；Q0～Q3是计数器状态输出端；CO/BO是进位借位信号输出端；RC是多个芯片级联时级间串行计数使能端，CT＝0，CO/BO＝1时，RC＝CP，由RC端产生的输出进位脉冲的波形与输入计数脉冲的波形相同。;7.3.3 N进制计数器;用74LS163来构成一个十二进制计数器。 （1）写出状态SN-1的二进制代码。;用74LS161来构成一个十二进制计数器。;3、提高归零可靠性的方法;4、计数器容量的扩展;60进制计数器;12位二进制计数器（慢速计数方式）;12位二进制计数器（快速计数方式）;本节小结：