数字电子技术基础第6章习题答案.docVIP

PAGE PAGE 74 思考题： 题6.1.1衡量存储器性能的重要指标是 和 （A）存取速度 （B）存储容量 （C）集成度 （D）功耗 答：A、B 题6.1.2 第一次读写操作到第二次读写操作的最短时间间隔称为存储器的 （A）读写周期 （B）存取时间 （C）访问时间 （D）都是 答：A 题6.1.3 DRAM不用刷新电路，存储的信息不丢失（ ）； SSRAM不用刷新电路，存储的信息不丢失（ ）； ROM存储的信息掉电不丢失（ ）。 答：×、×、√、√ 题6.1.4 QDR SDRAM 为 （A）同步动态随机存储器 （B）异步静态随机存储器 （C）2倍速同步随机存储器 （D）4倍速同步动态随机存储器 答：D 思考题： 题6.2.1 随机存储器主要由 、 和 （A）存储矩阵 （B）地址译码器（行、列地址译码器） （C）读/写控制电路 （D）I/O端口 答：A、B、C 题6.2.2 SRAM静态是用MOS管构成的锁存器存储信息，相对于动态RAM所用MOS管 （A）速度快 （B）功耗小 （C）集成度高 （D）功耗大 答：D 题6.2.3 二元寻址分 和 。一元寻址经过译码后字线 ，占用芯片面积 （A）行地址译码器 （B）较大 （C）列地址译码器 （D）较多 答：A、C、D、B 题6.2.4 DSRAM栅极电容需要定期地充电刷新的原因是 ，每次刷新为一 （A）电容丢失电荷 （B）锁存器掉电信息丢失 （C）行 （D）列 答：A、C 题6.2.5 四管动态存储单元电路不需要灵敏恢复/放大电路的原因是 （A）输出高电平的电位足够高 （B）输出低电平的电位足够高 （C）电容可以存储电荷 （D）用锁存器的输出存储电平 答：A、D 题6.2.6 （A）0.1V （B）0V （C）0.2V （D）1V 答：A 题6.2.7 （A）周期为每列存储单元刷新 （B）周期为每行存储单元刷新 （C）周期进行行译码 （D）周期读/写数据 答：B 题6.2.8 用16K×1的动态随机存储器RAM2116扩展为存储容量32K× （A）32 （B）64 （C）128 （D）256 答：A 题6.3.1 只读存储器和随机存储器的主要区别是在正常工作电压的情况下，只能 。断电后，存储的数据 (A) 写入数据 (B) 不会丢失 (C) 读出数据 (B) 丢失 答：C、B 题6.3.2 PROM的组成结构是 、 和 （A）读/写控制电路 （B）读出三态缓冲电路 （C）存储矩阵 （D）地址译码器 (E) 刷新电路 答：A、C和D 题6.3.3 只读存储器向存储单元写入数据时，需要加入 。 （A）使能片选信号 （B）高电压 （C）存储电荷 （D）选通地址 答：B 题6.3.4 将8K×4存储容量的只读存储器扩展为32K×8的只读存储器，需要 片存储器。 （A）2 （B）4 （C）8 （D）16 答：C 习题与自检题 习题6.1 有一个64×1位的RAM。 1）该RAM仅具有基本译码电路，则地址译码器中应有多少个或非门？每个或非门应有多少个输入端？ 2）若该RAM中的基本存储单元排列成16×4存储阵列，则行、列译码器各应有多少个或非门？每个或非门应有多少个输入端？ 3）若该RAM中的基本存储单元排列成8×8存储阵列，那么行、列译码器各应有多少个或非门？每个或非门应有多少个输入端？ 上述方案中_________种最省译码电路中的门电路？ 答：1） 六输入或非门64个。 2） 行译码器：四输入或非门16个；列译码器：二输入或非门4个。 3） 行、列译码器各应有三输入或非门8个。 4） 最后一个方案最佳，因为用的或非门最少，