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想当屌炸天的 IC 设计工程师，就需要这样牛 X 的知识架构 技能清单 作为一个真正合格的数字 IC 设计工程师，你永远都需要去 不断学习更加先进的知识和技术。因此，这里列出来的技能 永远都不会是完整的。我尽量每年都对这个列表进行一次更 新。如果你觉得这个清单不全面，可以在本文下留言，我会 尽可能把它补充完整。 语言类： Verilog-2001/ VHDL ，SystemVerilog/ SystemC ， Makefile/ Perl/ Python/ Shell ，Tcl 工具类： NCVerilog/ VCS/ ModelSim ，SimVision/ DVE/ Verdi ，Vim/ Emacs ，SVN/ CVS/ Git ，Microsoft Office 平台类： Windows ，Linux ，OS X 其他加分项目： MATLAB ，ISE/ Synplify/ Vivado/ Quartus ， LEC/Formality ，VMM/ UVM ，ESL ，ZeBu Server ，JIRA/ Confluence ，C/ Assembly Language ，Computer Architecture/ ARM Architecture/ MIPS Architecture 为什么 怎么办 A ） Verilog-2001/ VHDL 这里之所以强调 Verilog-2001 而不是 Verilog-1995 ，是因为 在 Verilog-2001 中规定了很多新特性， 因此可以产生更好的 代码风格。 我曾经在什么是良好的 Verilog 代码风格一文中对新版的接 口语法进行过详细的举例说明。这种新的接口方式修改起来 更加简单，例化模块的时候使用也更加方便，不像旧版的接 口语法由于一个接口需要分 3 次描述，无端端增加了代码行 数而且阅读和改动都很困难，尤其是当一个模块的接口数目 超过一个屏幕的显示范围时 Verilog-2001 的这种优势更加突 出。 学习 Verilog 最大的问题就是： 很多国内的书写得都很不好， 书中的很多例子都是为了说明语法特征而存在的，没有任何 实用价值，甚至很多代码都是错误的（这里错误的意思并不 是说他语法错误，而是说他是不可综合的，无法用数字电路 来对等实现的） 。 所以， 对于学习 Verilog ，我的建议是， 随便找一本类似语法 手册的书籍，匆匆把基本语法看过一遍，搞清楚模块定义， 接口定义，模块例化，寄存器定义，线定义， always 块怎么 写这些基本内容后，就开始到 OpenCores 网站上去下载已 经经过 FPGA 验证的完整开源项目代码进行学习。 先做到看 懂别人写的代码，然后再尝试自己去模仿，有不懂的问题再 有针对性地去网上有哪些信誉好的足球投注网站答案。 Verilog 语言与软件语言最大的 区别就是，因为它是用于描述电路的，因此它的写法是非常 固定的，因为电路的变化是非常有限的。学习 Verilog 的时 候，很多时候我们并不是在学习这门语言本身，而是学习其 对应的电路特征，以及如何对这个电路进行描述。 如果心中没有电路，那么你是不可能写好 Verilog 的。从基 础开始，一点点积累类似计时器，译码器这样的小型电路描