可编程逻辑器件原理.ppt

　　在Spartan-3E中，每个CLB包括4个Slice，同时包含一个可配置开关矩阵和一些其他资源，包括多路复用器、触发器等。其中，开关矩阵不仅可以非常灵活地对其进行配置，而且提供了本CLB和别的CLB之间的灵活互连。多路复用器和触发器协助本CLB模块实现内部大量的逻辑互连。4个Slice分成两组，每组Slice按列排布，如图1-16所示，并且带有独立的进位链。左边的一组Slice主要完成逻辑和存储功能，称为SLICEM；右边的一组Slice主要完成逻辑功能，称为SLICEL。这样一来，SLICEL降低了CLB的功耗和减少了CLB的空间，同时更有利于SLICEM更好地发挥。所以每个CLB模块不仅可以用于实现组合逻辑、时序逻辑，还可以配置为分布式RAM和分布式ROM，如图1-16所示。 图1-16 Spartan-3E CLB结构图 　　Slice是Xilinx公司定义的基本逻辑单位。一个Slice由两个4输入或者6输入查找表函数、进位逻辑和存储单元组成。不管是SLICEM还是SLICEL，都包括如下几个部分：两个4输入函数发生器(查找表函数)、两个存储单元、两个多功能选择器以及进位逻辑单元和算术逻辑单元。SLICEM还包括两个16?×?1的分布式RAM块(RAM16)和两个16位的移位寄存器SRL16。 　　算术逻辑单元包括一个异或门和一个专用与门。一个异或门可以是一个Slice，实现2位全加操作；专用与门可以用于提高乘法器的效率。进位逻辑单元由专用进位信号和函数复用器组成，用于实现快速算术加减法操作和提高CLB的处理速度。4输入函数发生器(查找表函数)用于实现4输入LUT、分布式RAM和16位移位寄存器。 　　3．数字时钟管理单元(DCM)　　FPGA内部所有的同步数字逻辑都需要由时钟信号来驱动。时钟源需要从外部引入，通过专用的FPGA时钟输入管脚进入FPGA，接着传送到整个器件并连接到适当的寄存器当中。业界知名的FPGA都提供数字时钟管理模块。 　　随着FPGA能够处理的数字系统的能力越来越强，所需要的时钟也越来越复杂，于是就有了时钟树的概念。时钟树就是在FPGA中有主时钟，同时存在由主时钟产生的子时钟，这样就形成一种“树”一样的结构，时钟树结构能保证所有触发器接收到的信号尽可能地一致。不过我们可以想象，一条长长的时钟线驱动着一连串的触发器，那么最接近时钟管脚的触发器接收的信号一定会比位于链条末尾的触发器接收到的快得多，这样就会引起时钟的不同步，也就是通常说的“抖动”。为了解决这个问题，时钟树都采用专门的走线，与通用的可编程模块分离，以避免抖动的产生。这也是在FPGA设计原则中强调的原则之一，时钟一定要走全局管脚。 　　关于时钟还有一个重要的概念就是时钟管理器。在通常情况下，都是将外部时钟接到时钟专用管脚，然后通过专用管脚连接的时钟管理器模块产生一定数量的子时钟。这些子时钟可以用来驱动内部时钟树，或者可以输出作为系统别的器件的时钟。不同系列的FPGA的时钟管理器的能力有所不同，但是都有下面共有的特性： 　　1) 消除抖动　　来自外部世界的理想时钟信号在通过系统通道时，时钟沿将会有大小不一的抖动(即来的早一些或晚些)，这样在某一个时钟点上将是多个时钟沿的重叠而产生一个“模糊”时钟，如图1-17所示。FPGA的时钟管理器可以检测并纠正抖动，提供一个“干净”的子时钟信号。所以在设计FPGA系统时，CLK要从专用时钟管脚引入。如果要产生子时钟，则最好采用DCM来产生。例如有一个100 MHz的时钟，在FPGA器件内部传输时是有延时的，虽然说电信号传输的速率很高，但是此延时在数字系统中是万万不可忽略的。例如，100 MHz信号的周期是10 ns，所以只要延时几个纳秒，信号就会严重失真，而经过DCM之后就可以避免这种抖动的产生。 　　具有反熔丝结构的器件的特点是速度极快，功耗极低。基于反熔丝的FPGA器件使用专门的器件编程器来进行编程，目前来说，Actel公司的主要FPGA产品都是基于反熔丝结构的，因为这种器件有许多优势：　　(1) 基于反熔丝结构的FPGA器件是非易失性的，因为其配置的数据在系统断电之后仍能保持，如果数据已经配置过，那么在系统上电之后立刻就能执行代码，所以相对我们后面要介绍的SRAM结构器件来说(每次上电都需要配置数据)，上电后执行代码速度快，几乎没有延时，而且省去外围的配置存储器，电路设计也相对简单了。 　　(2) 反熔丝结构器件更为卓越的优势在于其内部互连结构是天生“防辐射”的，它相对来说不受电磁辐射的影响，这对军事和宇航应用具有特别的吸引力。因为在外界环境比较恶劣的情况下，基于SRAM元件的配置单元被射线击中时可能会发生翻转，因为在地球外层中有大量的射线，相比之下，反熔丝结构的FPGA是