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用verilog编写16位加法器-乘法器-自动售货机 用verilog编写16位加法器-乘法器-自动售货机 PAGE 用verilog编写16位加法器-乘法器-自动售货机 Verilog课程实验报告  实验1十六位超前进位加法器 系统设计要求 用超前进位加法器实现一个有符号位的16位加法器，并且考虑溢出的情况 详细设计 根据超前进位加法器的原理Co = G | ( P Ci ) S = P ^ Ci设计出4位加法器的子模块，然后通过4个4位加法器的相连来得到十六位的加法器。原理如下图所示。溢出用flag=0表示。 程序 module sixteenaddertest; wire [15:0] s; reg [15:0]a,b; wire flag; parameter times=5; a=-10743,,b==11372没有溢出，sto=0.通过这个实验验证了s=a+b，实现了带符号位的加法器。  实验二 十六位加减法器 系统设计要求 将加法器和减法器结合到一起，实现带符号位的16位加减法运算，并考虑溢出。 详细设计 在16位加法器的基础上，加上一条判断语句，如果出现减的操作，被减数取反加一，这样就实现了减的运算，用add_sub来表示加减运算符，当add_sub=0时候实现的是减运算，add_sub=1的时候实现的是加运算。 程序 module adder_sub_test; wire [15:0] s; reg [15:0]a,b; reg add_sub; wire flag； initial 当a=-4659 b=12817 add_sub=0,减操作，输出s=-17476，无溢出，flag=0. 当a=562 b=-24223 add_sub=1,加操作，输出s=-23661，无溢出，flag=0. 通过以上的结果分析，此程序实现了带符号位的加减法的功能。  实验三 十六位的乘法器 11系统设计要求 实现16*16位的无符号位的乘法器 详细设计 乘法器的硬件电路原理如下 定义16个寄存器，用来存储一行乘操作产生的数据，最后的结果为所有16行相加。 程序 ; module mult_test; reg[15:0] a,b_in; wire rdy; wire[31:0] mux_out; reg clk,rst_n,en; initial begin clk=0; forever #50 clk=~clk; end initial begin rst_n=0; en=0; a=16h1231; b_in=16ha231; #100 begin rst_n=1; en=0; a=16h2137; b_in=16h0142; end #100 begin rst_n=1; en=1; a=16h0234; b_in=16h12a7; end #100 begin rst_n=1; en=1; a=16h0012; b_in=16ha261; end #100 begin rst_n=0; en=1; a=16h1112; b_in=16h0879; end #10000 $stop; end mux mux1(.clk(clk),.rst_n(rst_n),.en(en),.a(a),.b_in(b_in),.rdy(rdy),.mux_out(mux_out)); endmodule 仿真波形 通过仿真产生的波形如下所示： 当rst_n=0处于复位状态 输出mux_out=0,当rst=1并且使能端en=1时候，乘法器工作。当a=564，b=4775,mux_out=2693100,sto=1,实现了乘的操作，验证了电路实现乘法功能。  实验四 自动售货机设计 系统设计要求 自动售货机投入的金钱有50元，10元,5元,1元四种货币。可供选择的商品有7种类型。投入金钱后选择要买的商品，当投入的钱足够时，显示money_enough。并显示出要买的商品，并且找零，当投入的钱不够的时候，通过复位成初始态。具体的要求如下图所示： 详细设计 初始状态下，设投入的money，找零charge，money_enough都为0。投入的四种货币总共有12种情况，用price_all表示。设商品goods有7种，其价格为1,5,10,15,20,30,50，用price表示。Rest为低电平时候，一切初始。在rest为高电平的时候。选择商品，并且投币，当price-all小于price时候