半导体存储器的验证错误位量化电路和方法与流程.docx

PAGE PAGE 1 半导体存储器的验证错误位量化电路和方法与流程 本发明涉及集成电路的创造领域，尤其涉及一种半导体存储器的验证错误位量化电路和办法。背景技术：为了克服二维存储器件的限制，业界已经研发并大规模量产了具有三维(3d)结构的存储器件，其通过将存储器单元三维地布置在衬底之上来提高集成密度。在3dnand存储器的生产创造中，需要对存储单元举行写入验证，以统计写入失败或错误的存储单元的个数，该过程被称为验证错误位计数(verifyfailbitcount,vfc)。执行vfc的电路相应的被称为vfc电路，vfc电路的运行需要消耗3dnand存储器的功耗，为了节约功耗，需要对vfc电路举行优化设计。技术实现要素：本藏匿所要解决的技术问题包括提供一种节约功耗的半导体存储器的验证错误位量化电路、办法以及包括该验证错误位量化电路的半导体存储器。本藏匿为解决上述技术问题而采纳的技术计划是一种半导体存储器的验证错误位量化电路，其特征在于，包括：模式挑选单元，其被配置为从起码两个大小不同的验证标准中挑选一个作为所述验证错误位量化电路的验证标准信号；与模式挑选单元耦接的最高位量化单元，其被配置为比较所述验证标准信号和验证错误位信号并生成第一比较结果，按照所述第一比较结果输出第一使能信号，所述第一使能信号用于控制最低位量化单元的开启或关断；最低位量化单元，其被配置为，在所述最低位量化单元被控制为开启的状况下，比较所述验证错误位信号和第一基准信号生成其次比较结果，按照所述其次比较结果输出其次使能信号，所述其次使能信号用于控制中间位量化单元的开启或关断；以及中间位量化单元，其被配置为，在所述中间位量化单元被控制为开启的状况下，比较所述验证错误位信号和其次基准信号生成第三比较结果，其中，所述其次基准信号大于所述第一基准信号，并且所述其次基准信号小于等于所述验证标准信号。在本藏匿的一些实施例中，还包括与所述中间位量化单元相邻地布置的中间较高位量化单元；所述中间位量化单元还配置为按照所述第三比较结果输出第三使能信号，所述第三使能信号用于控制所述中间较高位量化单元的开启或关断；所述中间较高位量化单元被配置为，在所述中间较高位量化单元被控制为开启的状况下，比较所述验证错误位信号和第三基准信号生成第四比较结果，其中，所述第三基准信号大于所述其次基准信号，并且所述第三基准信号小于等于所述验证标准信号。在本藏匿的一些实施例中，当所述验证错误位信号小于所述验证标准信号时，所述第一使能信号使所述最低位量化单元开启。在本藏匿的一些实施例中，当所述验证错误位信号大于所述第一基准信号时，所述其次使能信号使所述中间位量化单元开启。在本藏匿的一些实施例中，当在所述中间位量化单元被控制为开启的状况下，所述最低位量化单元关断。在本藏匿的一些实施例中，当所述验证错误位信号大于所述其次基准信号时，所述第三使能信号使所述中间较高位量化单元开启。在本藏匿的一些实施例中，在所述中间较高位量化单元被控制为开启的状况下，所述中间位量化单元关断。在本藏匿的一些实施例中，所述最高位量化单元还按照所述第一比较结果输出第四使能信号，所述最低位量化单元还包括第一或门，所述第一或门的输入端衔接所述第四使能信号和所述其次使能信号，所述第一或门的输出为所述其次比较结果。在本藏匿的一些实施例中，所述最高位量化单元还按照所述第一比较结果输出第四使能信号，所述中间位量化单元还包括其次或门，所述其次或门的输入端衔接所述第四使能信号和所述第三使能信号，所述其次或门的输出为所述第三比较结果。在本藏匿的一些实施例中，还包括码制转换单元，其被配置为将温度计编码转换成二进制码；其中，所述码制转换单元的输入从高位到低位依次为所述第一比较结果、所述第三比较结果和所述其次比较结果。在本藏匿的一些实施例中，还包括累加器，其被配置为累加从所述码制转换单元获得的多个二进制码。本藏匿为解决上述技术问题还提出一种半导体存储器，其包括：存储阵列；外围电路，其与所述存储阵列耦接，并且用于控制所述存储阵列的存储操作；其中，所述外围电路被配置有包括如上所述的验证错误位量化电路。本藏匿为解决上述技术问题还提出一种半导体存储器的验证错误位量化办法，其特征在于，包括：从起码两个大小不同的验证标准中挑选一个作为验证标准信号；比较验证错误位信号和所述验证标准信号并生成第一比较结果，按照所述第一比较结果输出第一使能信号，所述第一使能信号用于控制最低位量化单元的开启或关断；在所述最低位量化单元被控制为开启的状况下，所述最低位量化单元比较所述验证错误位信号和第一基准信号生成其次比较结果，按照所述其次比较结果输出其次使能信号，所述其次使能信号用于控制中间位量化单元的开启或关断；以及在所述中间位