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加法器实验报告
作者:
日期:
一、实验目的
?熟悉Q u a rt u s □仿真软件的根本操作,用逻辑图和VHDL语言设计加法器并验证.
二、 实验内容
?1、熟悉Quartu s □软件的根本操作,了解各种设计输入方法〔原理图设计、文本设计、波 形设计〕
?2、用逻辑图和 VHDL语言设计全加器并进行仿真验证；
?3、用设计好的全加器组成串行加法器并进行仿真验证 ；
4、用逻辑图设计4位先行进位全加器并进行仿真验证 ；
三、 实验原理
1.全加器
全加器英文名称为full-ad d e r,是用门电路实现两个二进制数相加并求出和 的组合线路,称为一位全加器.一位全加器可以处理低位进位,
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