集成电路科学与工程导论 第五章 集成电路制造工艺.ppt

SADP(Self-Aligned Double Pattering) 优缺点：易于控制套刻精度和线宽尺寸，完美地解决了双重图形技术中交叠精度问题，但也需要花费更多的掩模板和更为复杂的图形布局拆分算法，并需要薄膜沉积、刻蚀以及化学机械研磨（Chemical Mechanical Planarization，CMP）等工艺的紧密结合，多用于版图形状比较规则的设计中。 5.3 先进集成电路制造工艺技术 其他双重图形工艺 紫外固化（UV Cure） 注入固化（Implant Cure） 正性光刻胶+负性光刻胶 正性光刻胶+双性显影液 图形反转工艺 主要目的都是将第一次光刻胶冻结使其不再发生光化学反应。 5.3 先进集成电路制造工艺技术 ICP的化学刻蚀会产生化学损伤，容易形成内掏，影响器件性能。还会引起器件侧壁和底部的二次沉积，产生金属沾污； IBE难以实现深刻蚀。对高宽比较高的器件，离子束刻蚀常用的角度不能达到器件的底部，使得图形化失败。另一方面，IBE容易产生过刻现象。 5.3 先进集成电路制造工艺技术 混合刻蚀技术 知识回顾——ICP与IBE的缺陷 ICP/IBE混合刻蚀技术 ICP/IBE混合刻蚀技术利用IBE来清理ICP产生的沾污并修整破损的侧壁，利用ICP解决离子束刻蚀难以深刻、刻蚀速率慢、容易过刻等问题。 保证刻蚀精度的同时，获得了较高的刻蚀速率,是一种高质量的刻蚀方法。 鲁汶仪器ICP/IBE混合刻蚀设备 5.3 先进集成电路制造工艺技术 ICP/IBE混合刻蚀制备磁性隧道结流程 5.3 先进集成电路制造工艺技术 定义包含磁隧道结的待刻蚀结构，将样品送入ICP腔室对样品进行第一步刻蚀； 将样品送入IBE腔室进行刻蚀； 将样品再次送入ICP腔室，进行第二次ICP刻蚀； 再次将样品送入IBE腔室，通过离子束刻蚀对样品进行短时间的刻蚀清洗，即可得到干净完整的磁隧道结器件。 新型互连工艺技术 在双大马士革工艺中引入单次EUV光刻 与气隙结合的半大马士革工艺 可布线性的Supervia结构微缩助推器技术。 5.3 先进集成电路制造工艺技术 双大马士革工艺与单次EUV光刻结合 IMEC认为将当前双大马士革工艺延伸到更小金属节距的关键是引入单次EUV光刻处理图案化最密集的金属线和通孔。 对于当前浸没式光刻的多重显影，单次显影EUV具有更短的工艺流程。 5.3 先进集成电路制造工艺技术 一种自对准的双大马士革结构工艺流程图 半大马士革工艺 半大马士革工艺开始于通孔开口的光刻和刻蚀介电薄膜工艺步骤。用金属Ru过填充通孔，直到在电介质上形成金属层。然后刻蚀金属以形成金属线。 与传统大马士革工艺相比，半大马士革的真正优势在于能够降低工艺漂移并在金属线之间形成气隙。避免了电容增加，提升了器件性能。 5.3 先进集成电路制造工艺技术 半大马士革工艺示意图 Supervia结构的微缩助推器 Supervia技术可用于减少层间互联轨道数量，利用高深宽比的通孔，以最简单的形式连接不同金属层。 在其最简单的形式中，Supervia通过以自对准方式绕过中间Mx+1层，提供从Mx到Mx+2金属层的直接连接，Supervia和常规通孔可以在同一设计中共存，用于实现更好的布线性。 5.3 先进集成电路制造工艺技术 Supervia结构 5.4 三维堆叠技术 3D NAND技术不再通过降低单元尺寸来提高存储密度，而是通过三维堆叠的形式继续提高存储密度。 5.4 三维堆叠技术 存储阵列的三维堆叠技术 3D NAND FLASH制造工艺的两个任务： ①存储阵列的堆叠技术，即各个存储晶体管是如何堆叠成三维阵列的； ②外围电路和存储阵列是如何分层设计并实现垂直互连的。 5.4 三维堆叠技术 单元管采用GAA技术 以东芝经典的位成本持续缩减架构为例 对应关系： 块——行选线 字——字选线 位——位线 5.4 三维堆叠技术 打孔-栓塞（Punch-and-Plug）法 Gate-First制程: Gate-Last制程: 5.4 三维堆叠技术 控制电路和存储单元垂直堆叠技术 在3D NAND中，通过增加堆叠层数提高存储密度，随着堆叠层数的增加，外围电路的复杂程度也在增加。而外围电路只能通过增加面积来实现更复杂的功能。 2015年，美光和英特尔首先提出CuA(CMOS under Arrary)技术，将CMOS电路置于存储阵列下方。 5.4 三维堆叠技术 Micron采用CuA结构的3D NAND产品 作为垂直互连线的通孔结构 5.4 三维堆叠技术 Xtacking堆叠技术 Xtacking是一种晶圆级三维集成技术，最初由武汉新芯研发，之后被长江存储用于3D NAND Flash的制造。 长江存储采用Xtacking制备的存储芯片截面的电镜图 5.4 三维堆叠技术 阵列互连