集成电路科学与工程导论 第十章 集成电路EDA技术.ppt

RTL设计 RTL设计就是指利用硬件描述语言对上述组合逻辑电路和时序逻辑电路进行描述，因为这种描述是以数据在寄存器之间的传递为基础的，所以称为RTL（寄存器传输级）设计。 硬件描述语言（HDL）是具有特殊结构能对硬件逻辑电路的功能进行描述的一种高级编程语言，以文本形式描述数字系统的结构和行为。 VHDL Verilog System C System Verilog IEEE标准 RLT设计 Verilog HDL 完成电路的RTL级设计的三种建模方式 ——以全加器为例 module add(a, b, ci, s, co); input a, b, ci; output s, co; xor u0(n1, a, b), u1(s, n1, ci); and u2(n2, a, b); u3(n3, a, ci); u4(n4, b, ci); or u5(n5, n2, n3); u6(co, n4, n5); endmodule module add(a, b, ci, s, co); input a, b, ci; output s, co; assign s = a^b^ci; assign co = (ab) | (aci) | (bci); endmodule module add(a, b, ci, s, co); input a, b, ci; output s, co; always @ (*) begin {co, s}=a+b+ci; end endmodule 结构级建模 数据流建模 行为级建模 RTL设计 除了通过硬件描述语言进行RTL设计，硬件设计者还可以利用高层综合工具实现从算法级的行为描述到RTL级的硬件描述的转换 逻辑综合 逻辑综合是指将把寄存器传输级（Register Transfer Level, RTL）代码转换成满足相关约束条件的门级网表的过程。其输入包括： RTL级描述 约束条件 工艺库 综合 工具 RTL级描述 标准单元库 工艺库 约束条件 门级网表 逻辑综合 逻辑综合由转化、优化、映射三个步骤组成 转译过程中，将RTL级描述转译成所对应的功能块及功能块之间的连接关系。 优化过程中，基于所给定的约束条件，对转译结果进行逻辑电路的重组和优化. 映射过程中，从目标工艺库中选择符合条件的逻辑门单元来构成实际电路, 基于优化后的布尔描述，利用从工艺库中得到的逻辑和时延的信息生成等价的门级网表。 物理设计 物理设计阶段是VLSI 设计流程中最耗时的一个阶段，也是集成电路设计流程中与芯片的生产制造直接相关的一个设计阶段 随着集成电路集成度的不断提高使得物理设计的复杂度越来越高，整个物理设计过程一般分成电路划分、布图规划、布局、布线、时序分析等子阶段 物理设计 布图规划 目的是为整个芯片和各个子模块设计一个高质量的布图方案。布图规划过程决定了每个子模块的具体形状和位置坐标，同时也决定了外部IO端口、IP 核以及宏模块的摆放位置。 布图规划执行前后，芯片版图的变化 物理设计 布局，通常由总体布局、详细布局两个步骤组成 其任务是为所有标准单元实例（Instance）确定其在各子模块中的具体位置和摆放方向，其目标是最小化芯片面积，同时考虑芯片的可布行、拥挤度、时延等其他条件。 布局完成后的芯片版图及局部放大图 物理设计 布线，通常由总体布线、详细布线两个步骤组成，部分工具会包含轨道布线阶段 其任务是根据网表文件给出的逻辑互连关系以及布局阶段提供的单元的具体位置，确定线网互联方案，在满足物理设计规则的前提下实现所有线网的100%互连。在此基础上进一步考虑其他优化目标，比如功耗、时延、冗余通孔插入等 布线完成后的芯片版图及局部放大图 * * * * 集成电路科学与工程导论 第十章 集成电路EDA技术 电子设计自动化技术简介 模拟集成电路设计自动化 数字集成电路设计自动化 目录 集成电路设计自动化简介 电子设计自动化技术（EDA）是连接集成电路设计与制造的桥梁： 制造厂商通过EDA工具给设计公司提供工艺设计包（Process Design Kit, PDK）； 电路设计公司通过EDA软件进行电路设计，并最终向制造厂商提供版图 集成电路设计自动化简介 电子设计自动化技术（EDA）的发展历程 利用计算机技术取代手工模式辅助完成PCB布局布线、IC版图编辑等任务。 可用计算机实现电路原理图输入、功能仿真、性能分析、布局布线、后仿真等操作。 以系统仿真与综合优化(Synthesis) 、高级语言描述为特征。 以基于硬件描述语言的设计文件为核心，