集成电路设计—全加器.docx

.. . . .. 《集成电路设计实践》报告 题目: 全加器设计 院系: 自动化与信息工程 专业班级学生学号: 学生姓名: 指导教师姓名: 职称: 起止时间: 2015-1-5 到 2015-01-14 成绩: 专业.专注 . .. . . .. 一．课设基本任务：全加器设计 依据全加器的真值表，给出全加器的电路图完成全加器由电路图到晶体管级的转化（需提出至少 2 种方案）； 绘制原理图（Sedit）,完成电路特性模拟（Tspice，瞬态特性）， 给出电路最大延时时间； 遵循设计规则完成全加器晶体管级电路图的版图，流程如下： 版图布局规划 －基本单元绘制－功能块的绘制 －布线规划-总体版图）； 版图检查与验证（DRC 检查）； 针对自己画的版图，给出实现该全加器的工艺流程图。 二、电路设计方案 原理 :三个输入位：数据位A 和B，低位进位输入 Ci 二个输出位：全加和S，进位输出 Co 真值表 A B C i S C o 专业.专注 . .. . . .. 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 根据一位全加器的输入输出关系得: Co? AB? ACi?BCi S ? A?B?Ci S ?Co(A?B?Ci)? ABCi得电路图： 专业.专注 . .. . . .. 全加菩 1,1认儿＿ 1,1 认儿 ＆i＿l}Elf,l计儿= I :::1 ＆ i＿ l} Elf , l 计儿 I＆方案一:传输门一位全加器 I ＆ ＿ VDD 』 传B P 一上 VDD 叮 C 五 _I VDD C 丑B -f 千二立 C 丑 VDD c 1·士 尸＿ 声『 A 于 Setup p P＿= A 1EB B P= A EBB 优点：晶体管使用数目少缺点：电路功耗大 方案二：互补静态 CMOS 实现的全加器 专业.专注 . .. . . .. VDD VDD VDD 卜| I 卜 X | A ， 曰 「 曰「 l r-B I VDD 已 ＿ C i ＿口 己口 ＿ ＿ A B 工＿＿ 优点：静态功耗小 1 ＿ 缺点：晶体管数目多，占硅片面积大，延迟时间高 三．电路特性仿真及分析 电路图 专业.专注 . .. . . .. 电路图网表 SPICE netlist written by S-Edit Win32 7.03 * Written on Jan 10, 2015 at 22:57:48 Waveform probing commands .probe .options probefilename=Module1.dat + probesdbfile=C:\Users\ASUS\Desktop\ 集 成 电 路 实 践 \tanner\S-Edit\MYB3110433031.sdb + probetopmodule=Module0 专业.专注 . .. . . .. .lib C:\Users\ASUS\Desktop\集成电路实践\ic_techfiles\cz6h+_v20.lib tt Main circuit: Module0 M1 Co N2 Vdd Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24u M2 Co N2 Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u M3 N2 A N12 Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24u M4 N6 B Vdd Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24u M5 N5 A Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u M6 N2 A N16 Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u M7 N5 B Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u M8 N16 B Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u M9 N2 Ci N5 Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u M10 N2 Ci N6 Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24u