数字IC的逻辑综合及可测性设计.pptVIP

附录1--FSK电路基本功能 输入一个564KHz的键控信号，（这里为了简化描述，使用564 KHz来描述键控信号的速率，正常情况下是用kbps。） 当键控信号为1时，模块产生并输出4.5MHz左右的信号(8倍) 当键控信号为0时，模块产生并输出3.9MHz左右的信号(7倍) * */101 附录2--源代码(供参考) module fsk_modulator(clk,en, data_in,fsk_out); input clk; //clk 31.6 MHz input en; input data_in; // data_in is 564 KHz output fsk_out; // if data_in=0 fsk_out is 3.95 MHz 8 divider of clk // if data_in=1 fsk_out is 4.51 MHz 7 divider of clk reg [2:0] count; wire fsk_out=count[2]; always @(posedge clk) if(!en) begin count=0; end else begin count=count+1; if (data_in) if (count==6) count=0; end endmodule * */101 附录3-- Testbench(供参考) `timescale 1ns/10ps module fsk_modulator_tb(); reg clk_tb;//clk 31.6 MHz reg en_tb , data_in_tb;// data_in is 564 KHz fsk_modulator fsk_modulator (clk_tb, en_tb,data_in_tb, fsk_out_tb); initial begin clk_tb=0; en_tb=0; data_in_tb=0; # 1000 en_tb=1; # 800000 $stop; end always #16 clk_tb=~clk_tb; always #(1792/2) data_in_tb=~data_in_tb; endmodule * */101 EMAIL: hany@zju.edu.cn TEL: 0571 Thanks for your time ! * */101 参考答案 1.1、DC报告的最长路径的Setup Slack： * */101 采用SMIC 40 nm工艺进行设计 参考答案（续1） 1.2、DC报告的最短路径的Hold Slack： * */101 参考答案（续2） 1.3、DC报告的整个芯片的面积： * */101 参考答案（续3） 1.4、DC报告的整个芯片的功耗： * */101 参考答案（续4） 1.5、DC导出的.v文件： * */101 参考答案（续5） 1.6、DC导出的.sdc文件： * */101 参考答案（续6） 2.1、DFT Compiler报告的故障覆盖率： * */101 参考答案（续7） 2.2、 DFT Compiler导出的.v文件： * */101 参考答案（续8） 2.3、 DFT Compiler导出的.spf文件： * */101 * * * * * * DFT常用方法 扫描测试（基于D算法） 针对时序电路芯片的DFT方案.其基本原理是时序电路 可以模型化为一个组合电路网络和带触发器的时序电路网 络的反馈 结构化的DFT技术——可以标准化、可以重复执行、 也很容易实现自动化 标准单元—基于SCAN的测试 存储器与模拟模块—BIST 硬核IP、软核IP—BIST，SCAN 封装与IO—Boundary Scan 可测性设计基础 可测性设计工具 逻辑综合基本概念 逻辑综合工具 * */101 DFT常用方法（续） 内建自测试(Build-in Self Test, BIST) 通过在芯片的设计中加入一些额外的自测试电路，测试 时只需要从外部施加必要的控制信号，通过运行内建的自测 试硬件和软件，检查被测电路的缺陷或故障 和扫描设计不同的是，内建自测试的测试向量一般是内 部生成的，而不是外部输入的。 可以简化测试步骤，而且无需昂贵的测试仪器和设备(如 ATE设备)，但它增加了芯片设