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RS232 串口发送 电路的设计 编辑 ：Dz3w.Com 文章来源 ：网络 我们无意侵犯您 的权益,如有侵犯 请 [联系我们] 3.2 发送 电路 的设计 根据采用 的帧格式,需要发送 的数据为 10 位 (1 位 始位 、8 位数据位 、 1 位停止位)，在发送完这 10 位后 ，就应该停止发送 ，并使发送端 电平 处于逻辑 1，然后等候下次的发送 。下面是实现上述功能的 VHDL 源程序 ： li rary ieee; use ieee.std_logic_1164.all; entity Com is port(clk,en:in std_logic; Send_data:in std_logic_vector(9 downto 0); serial:out std_logic); end com; architecture com_arc of com is egin process(clk) varia le count:integer range 0 to 9 :=0; egin if en=0 then count:=0; serial=1; elsif rising_edge(clk) then if count=9 then serial=Send_data(9); else serial=Send_data(count); count:=count+1; end if; end if; end process; end com_arc; 其 中，Send_data(0 to 9)表示需要 送 的数据帧， 送 时，开始位 Send_data(0)必须为逻辑 0，停止位 Send_data(9)必须为逻辑 1，否者 与硬件 电路连接 的设备接收到 的数据会 出现错误 。在 送每一帧之前 ， 首先给输入端 en 一个低 电平脉冲 ，让 电路复位 (count 置 0)，然后开始 送 。变量 count 在进程 中用来记录 送 的数据数 目，当数据帧 送 完后 ， 送端就一直 送停止位 (逻辑 1)。 3.3 时序仿真 选 EDA 工具，对 VHDL 源程序编译 。用的是 Altera 公司的 MAX+plus II 9.3 Baseline，这个工具支持 VHDL 的编译 、仿真 。图 2 是编译后 的仿 真结果，其 中，Clk 为频率 9600Hz 的时钟 ，Send_data0 为开始位 ， Send_data 8.. 0]为数据位 ， Send_data9 为停止位 。结果显示 ，输 出 完全是按数据帧格式 送 的。 4 串行接收 电路 的设计 接收 电路 比 送 电路要复杂，接收 电路要 时实检测起始位 的到来 ，一旦 检测到起始位到，就要将这一帧数据接收下来 。为提高接收 的准确性 ， 减少误码率 ，每一位数据都用 3 倍频 的波特率对数据进行采样 （如 图 3 示 ），然后对 3 次采样结果进行判决 ：如果 3 次采样 中至少有 2 次为 高 电平 ，则接收这一位数据被判决为高 电平 ，否者 ，为低 电平 。 4. 1 波特率发生器和采样 时钟 的设计 为完成 3 次采样 ，除了频率为 9600Hz 的接收时钟外 ，还要有一个 3 倍 频 的采样 时钟 。下面是实现上述功能的 VHDL 源程序 ： library ieee; use ieee.std_logi _1164.all; entity ount625 is port( lk,en:in std_logi ; Clo k1,Clo k3:out std_logi ); end ount625; ar hite ture ount625_ar of ount625 is begin pro ess( lk,en) variable ount:integer range 0 to 625 :=0; begin if en=0 then NUll; elsif (rising_edge( lk)) then ount:= ount+1; if ount=625 then Clo k1=1; ount:=0; else Clock1=0; end if; if (count=100 or count=300 or count=500 ) then Clock3=1; else Clock3=0; end if; end if; end ro