本科《数字电子技术基础》全书教学课件.ppt

带异或门的寄存器型输出结构如图7.1.4所示，乘积项只有4个，输入信号和寄存器型输出结构一样，只不过在寄存器输出结构上增加了一个异或门，把乘积项分割成两个和项，这两个和项在触发器的输入端异或之后，在时钟上升沿到来时存入触发器的输出端，经使能信号是否有效送到输出引脚。 图7.1.4 带异或门的寄存器输出结构 7.1 概述 4.带异或门的寄存器型输出结构 最常见的GAL器件GAL16V8的逻辑电路图如图7.1.6所示，该器件包括了8个输入缓冲器和8个输出反馈/输入缓冲器、8 个三态输出缓冲器、8 个输出逻辑宏单元、一个输出使能且低电平有效的缓冲器和一个时钟输入缓冲器。 7.1 概述 7.1.3 通用阵列逻辑（GAL）器件 1.GAL的基本电路结构 输出逻辑宏单元OLMC 由或门、异或门、D触发器、多路选择器MUX、时钟控制、使能控制和编程元件等组成，如图7.1.7所示。 图7.1.7 输出逻辑宏单元OLMC 7.1 概述 2.输出逻辑宏单元OLMC 乘积项数据选择器PTMUX 1） 输出数据选择器OMUX 2） 反馈数据选择器FMUX 3） 三态数据选择器TSMUX 4） 7.1 概述 1)专用输入组态 2)专用输 出组态 3)组合I/O组态 4)寄存 器组态 5)寄存器组合I/O组态 7.1 概述 3.输出逻辑宏单元OLMC组态 1)通用性和灵活性 2)可编程性 3）可测试性 4)低功耗 7.1 概述 4.GAL器件的特点 在系统编程芯片EPM7128S是一种高性能E2CMOS可编程逻辑器件,图7.2.1是其PLCC封装84端子的引脚图，各个引脚功能如下。 图7.2.1 EPM7128S PLCC封装84引脚图 7.2.1 Altera7000系列EPM7128S 7.2 复杂可编程逻辑器件（CPLD） EPM7128S的每个逻辑阵列块LAB中有16个宏单元，EPM7064S和EPM7160S的宏单元较少或较多。宏单元在组态功能上与GAL器件的OLMC相似，能够单独地组态为时序逻辑或组合逻辑工作方式。 1.宏单元 7.2 复杂可编程逻辑器件（CPLD） 1）共享扩展乘积项 2）并联扩展乘积项 2.扩展乘积项 7.2 复杂可编程逻辑器件（CPLD） EPM7128S的专用输入引脚、I/O引脚和宏单元输出均可送到PIA，PIA可将这些信号送到各个LAB。 3.可编程内连矩阵PIA 7.2 复杂可编程逻辑器件（CPLD） I/O控制块如图7.2.5所示，每个I/O控制块可单独地配置为输入、输出和双向工作方式。因为每个I/O控制块具有三态缓冲器，控制三态缓冲器的使能端可接低电平，使输出为高阻状态，I/O引脚作为专用输入引脚使用。 图7.2.5 EPM7128S的I/O控制块 7.2 复杂可编程逻辑器件（CPLD） 4.I/O控制块 该区位于芯片的中心，可以提供和接收通用逻辑块的信号，即可以将不同的GLB连接在一起，可以预测信号之间的延迟时间。 7.2 复杂可编程逻辑器件（CPLD） 7.2.2 Lattice1000系ispLSI1032 1.中心布线区（GRP） 满足多乘积项的标准模式。 （1） 支持快速传递的高速直通模式。 （2） 适合ALU等电路的异或逻辑模式。 （3） 延迟时间最小的单乘积项模式。 （4） 前4种共同使用的混合模式。 （5） 7.2 复杂可编程逻辑器件（CPLD） 2.通用逻辑块（GLB） 图7.2.7是输入/输出单元(IOC）的结构简图，它主要由三态使能选择器、输出选择器、输入选择器、时钟选择器、触发器、三态输出缓冲器、输入缓冲器、上拉电阻构成。 ispLSI1032 IOC结构简图 7.2 复杂可编程逻辑器件（CPLD） 3.输入/输出单元(IOC) 输出布线区（ORP）介于GLB和IOC之间，其内部电路是可编程的与阵列，将GLB大模块的8个GLB和16个IOC连接，信号从GLB到IOC。通过对ORP的编程，可将任意一个GLB的输出送到16个I/O引脚的其中一个。 7.2 复杂可编程逻辑器件（CPLD） 4.输出布线区（ORP） ispLSI1032 60LJ84表示在系统编程器件1000系列，有32个GLB，“-60”表示芯片频率为60MHz。“L”表示低功耗器件，“J84”表示84引脚的PLCC封装形式。 7.2 复杂可编程逻辑器件（CPLD） 5.时钟分配网络 模块B是1片寄存器74273，当74273时钟脉冲输入端给一个正脉冲信号时，输入数据端的预置数据X0X1X2X