COWOS先进封装调研报告.docx

CoWoS封装技术 CoWoS背景 “封测厂已经跟不上晶圆代工的脚步了，摩尔定律都开始告急了，我们与其在里面干着急，不如做到外面去”，2011年，台积电的余振华面对媒体如是说。2011年，台积电宣布将会做先进封装。经过两年时间，台积电开发出了CoWoS技术。但由于价格昂贵，只有Xilinx使用，为了拿下苹果这个客户，台积电开发出了一种精简的设计，能够将CoWoS结构尽量简化，并且价格压到原来的五分之一。这个技术就是后来的InFO技术。 自此，台积电的先进封装分成了两部分，更为经济的InFO封装技术，成为收集客户采用的首选，这也是台积电拿下苹果这个客户的原因。而专注于高阶客户市场的CoWoS技术也因为人工智能的发展，得到进一步发展与应用。 2012年 台积电在与 赛灵思合作推出Virtex-7?HT系列FPGA的过程中（由4颗28nm?FPGA芯片并排安装在硅中介层）便开发了TSV、μBump及RDL技术，并将这一系列技术命名为CoWoS（Chip-on-Wafer-on-Substrate）[3]。随后公司研发出InFO封装，大幅降低了封装体积[4]。2018年，台积电又公布了系统整合单芯片（SoIC）技术，标志着台积电已具备直接为客户生产3DIC的能力。 CoWoS技术 CoWoS 技术概念，简单来说是先将半导体芯片（像是处理器、记忆体等），一同放在硅中介层上，再透过Chip on Wafer（CoW）的封装制程连接至底层基板上。换言之，也就是先将芯片通过Chip on Wafer（CoW）的封装制程连接至硅晶圆，再把CoW 芯片与基板连接，整合成CoWoS；利用这种封装模式，使得多颗芯片可以封装到一起，透过Si Interposer 互联，达到了封装体积小，功耗低，引脚少的效果。 2.5D封装：所谓的2.5D 封装，主要的概念是将处理器、记忆体或是其他的芯片，并列排在硅中介板（Silicon Interposer）上，先经由微凸块（Micro Bump）连结，让硅中介板之内金属线可连接不同芯片的电子讯号；接着再透过硅穿孔（TSV）来连结下方的金属凸块（Solder Bump），再经由导线载板连结外部金属球，实现芯片、芯片与封装基板之间更紧密的互连。 · RDL(Redistributionlayer，再分布层)：在晶圆水平上，触点再分布可以很高效的进行。再分布层用于使连线路径重新规划，落到我们希望的区域，也可以获得更高的触点密度。再分布的过程，实际上是在原本的晶圆上又加了一层或几层。首先淀积的是一层电介质用于隔离，接着我们会使原本的触点裸露，再淀积新的金属层来实现重新布局布线。UBM在这里会被用到，作用是支撑焊锡球或者其他材料的接触球。 · 中介层(Interposer)：指的是焊锡球和晶粒之间导电层。它的作用是扩大连接面，使一个连接改线到我们想要的地方。与再分布层作用类似。 · TIM:热界面材料 （hermal interface material：TIM） 薄膜通常包含在高级封装中，以帮助降低从有源die到周围环境的总热阻。（对于非常高功率的器件，通常应用两层 TIM 材料层——die和封装盖之间的 内层以及封装和散热器之间的一层。） CoWoS（Chip On Wafer On Substrate）是一种2.5D的整合生产技术，先将芯片通过Chip on Wafer（CoW）的封装制程连接至硅晶圆，再把CoW芯片与基板（Substrate）连接，整合成CoWoS。 CoWoS process Flow如下： 先将芯片通过Si interposer与下面的wafer堆叠在一起，其中连接部分叫ubump，是一对Cu piller中间焊Solder，填入underfill保护芯片与连接的结构 将芯片连接在载板上，然后进行CMP将Si interposer减薄，接着加入RDL与Solder ball。 将wafer从载板上转移到胶带上，切割wafer，将芯片从胶带上取下来倒置安装在基板上。 最后加上保护结构并使用热界面金属（TIM）填充保护盖与芯片中间的空隙。 CoWoS封装结构简图 CoWoS封装技术发展 （1）CoWoS—S CoWoS平台为高性能计算应用提供了同类最佳的性能和最高的集成密度。这种晶圆级系统集成平台提供了广泛的内插器尺寸、HBM立方体数量和封装尺寸。它可以实现比2倍掩模版尺寸(或约1，700mm2)更大的内插器，将领先的SoC芯片与四个以上的HBM2/HBM2E立方体集成在一起。 CoWoS—R CoWoS-R是CoWoS高级封装家族的一员，利用InFO技术利用RDL内插器并服务于小芯片之间的互连，尤其是在HBM(高带宽存储器)和SoC异构集成方面。RDL内插器由聚合物和铜迹线