数字超大规模集成电路设计 (72).pdf

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2022-12-18 发布于陕西
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7.2 有比逻辑 7.2.2 伪NMOS逻辑门的传播延时 17 伪NMOS逻辑的传播延时 V DD • 上拉 • 下拉 RL F C L = − GND =0.69 = 2 18 伪NMOS延时的特点 • 不对称响应，上拉和下拉的延时模型不同 • 负载管尺寸Wp 同时影响上拉驱动能力和下拉驱动能力： • 减小Wp可以缩短下拉延时，但同时会增大上拉延时 • —— 电路设计时要选择合适的Wp • 由于存在负载管的竞争，伪NMOS反相器的下拉性能比互补CMOS 反相器差 • 对前一级的负载小——每个输入只连接一个晶体管 19 Wp/Wn 的确定 • 较小的Wp可以降低VOL ，减小面积与输出负载，但同时会带来tpLH 的增加，需要综合考虑。 • 本课程中如无特别说明，伪NMOS逻辑采用Wp=Wn/2 20 不同伪NMOS逻辑门的性能 • NOR2门的性能比NAND2门好 • 伪NMOS更适合实现NOR门，在大扇入NOR门实现上相比互补 CMOS逻辑门有优势，面积更小，逻辑努力更小 21