可编程逻辑器件.ppt

8.4.2 GAL的输出逻辑宏单元OLMC 第二十八页，共五十二页。 上图为GAL16V8结构控制字的组成，其中n是代表OLMC的编号，这个编号与每个OLMC连接的引脚号码一致。 或门中有8个来自与阵列的输入端，这样，在或门的输出端能产生不超过8项的与或逻辑函数。 第二十九页，共五十二页。 OLMC的5种工作模式 P423 SYN AC0 AC1 n XOR n 工作模式 输出极性 1 0 1 X 专用输入 1 0 0 0/1 专用组合输出 0-低有效 1-高有效 1 1 1 0/1 反馈组合输出 0-低有效 1-高有效 0 1 1 0/1 时序电路中的组合输出 0-低有效 1-高有效 0 1 0 0/1 寄存器 输出 0-低有效 1-高有效 第三十页，共五十二页。 5种工作模式简化电路P424 第三十一页，共五十二页。 8.4.3 GAL的输入特性和输出特性 输入缓冲电路，是一种较为理想的高输入阻抗器件，在正常的输入电压范围内，输入端漏电流不超过10uA。 输出缓冲电路采用单一类型的N沟道增强性MOS管，不会出现CMOS电路的锁定效应，输出具有“软开关特性”。 第三十二页，共五十二页。 8.5 可擦除的可编程逻辑器件EPLD EPLD是继PAL和GAL之后推出的可编程逻辑器件，采用CMOS和UVEPROM工艺制作，集成度比较高，属于高密度PLD。 特点：CMOS工艺，低功耗、高噪声容限 使用UVPROM工艺，集成度高，造价便宜 输出部分采用可编程的输出逻辑宏单元OLMC，增加了预置数和异步置零功能。 第三十三页，共五十二页。 8.6 FPGA现场可编程门阵列8.6.1 FPGA的基本结构 高密度PLD 由三种可编程单元和用于存放编程数据的静态存储器组成。 输入/输出模块 可编程逻辑模块 互联资源IR 第三十四页，共五十二页。 静态存储单元由两个CMOS反相器和一个控制管T组成，停电后不能数据保存，是一个CMOS工艺的静态随机存储器SRAM结构，具有数据的易失性，须将数据存放在一片E2PROM中。 第三十五页，共五十二页。 FPGA的IOB除了几个个别的引脚外，大部分引脚都与可编程的IOB相连，均可根据需要设置成输入端或输出端。 第三十六页，共五十二页。 FPGA的CLB包含组合逻辑电路和存储电路，可设置成规模不大的组合逻辑电路或时序逻辑电路，通过编程可以产生任何形式的四变量组合逻辑函数。 第三十七页，共五十二页。 Digital Electronics Technology * 第8章 可编程逻辑器件 数字电子技术 Digital Electronics Technology 海南大学《数字电子技术》课程组 教学网址： 讨论空间： E-mail: 第一页，共五十二页。 8.1 概 述 基本PLD器件的原理结构图 数字集成电路分类：通用型、专用型 专用集成电路ASIC：为某种专门用途而设计的集成电路 可编程逻辑器件：通用器件、逻辑功能由用户设定。 第二页，共五十二页。 可编程逻辑器件PLD的发展历程 70年代 80年代 90年代 PROM 和PLA 器件 FPLA 器件 GAL器件 FPGA器件 EPLD 器件 CPLD器件 内嵌复杂 功能模块 的SoPC 第三页，共五十二页。 可编程逻辑器件的分类 按集成度(PLD)分类 第四页，共五十二页。 FPGA - Field Programmable Gate Array CPLD - Complex Programmable Logic Device 第五页，共五十二页。 常用逻辑门符号与现有国标符号的对照 第六页，共五十二页。 3.2.1 电路符号表示 图3-4PLD的互补缓冲器 图3-5 PLD的互补输入 图3-6 PLD中与阵列表示 图3-7 PLD中或阵列的表示 图3-8 阵列线连接表示 第七页，共五十二页。 PROM PROM表达的PLD图阵列 用PROM完成半加器逻辑阵列 第八页，共五十二页。 8.2 PLA可编程逻辑阵列（*） PLA逻辑阵列示意图 第九页，共五十二页。 PLA PLA与 PROM的比较 第十页，共五十二页。 8.3 PAL可编程阵列逻辑 双极型工艺制作，熔丝编程方式 由可编程的与逻辑阵列、固定的或逻辑阵列和输出电路三部分组成。 通过对与逻辑阵列编程可以获得不同形式的组合逻辑函数。 常见的PAL器件中，输入变量最多的可达20个，与阵列的乘积项有80个，或逻辑阵列输出端最多有10个，每个或门的输入端最多达到16个。 第十一页，