数字电子时钟设计.pdf

电子技术课程设计 数字电子时钟的设计 摘要： 设计一个周期为24小时，显示满刻度为23时59分59秒，具有校时功能和报时功能的电子钟。本系统的设 计电路由时钟译码显示电路模块、脉冲逻辑电路模块、时钟脉冲模块、整电报时模块、校时模块等部分 组成。计数器采用异步双十进制计数器74LS90，发生器使用石英振荡器，分频器4060CD及双D触发器 74LS74D，整电报时电路用门电路及扬声器构成。 一、设计的任务与要求 电子技术课程设计的主要任务是通过解决一，两个实际问题，巩固和加深在“模拟电子技术基础”和“数字 电子技术基础”课程中所学的理论知识和实验技能，基本掌握常用电子电路的一般设计方法，提高电子电 路的设计和实验能力，为以后从事生产和科研工作打下一定的基础。电子技术课程设计的主要内容包括 理论设计、仿真实验、安装与调试及写出设计总结报告。衡量课程设计完成好坏的标准是：理论设计正 确无误；产品工作稳定可靠，能达到所需要的性能指标。 本次课程设计的题目是“多功能数字电子钟电路设计”。要求学生运用数字电路，模拟电路等课程所学知 识完成一个实际电子器件设计。 二、设计目的 1、让学生掌握组合逻辑电路、时序逻辑电路及数字逻辑电路系统的设计、安装、测试方法； 2、进一步巩固所学的理论知识，提高运用所学知识分析和解决实际问题的能力； 3、提高电路布局﹑布线及检查和排除故障的能力； 4、培养书写综合实验报告的能力。 三、原理方框图如下 1、图中晶体振荡电路由石英32.768KHZ及集成芯。 2、图中分频器4060BD芯片及D触发器构成分频器。 3、计数器由二——五——十73LS90芯片构成。 4、图中DCD_HEX显示器用七段数码显示器且本身带有译码器。 5、图中校时电路和报时电路用门电路构成。 四、单元电路的设计和元器件的选择 1、十进制计数电路的设计 74LS90集成芯片是二—五—十进制计数器，所以将INB与QA相连；R0 （1）、R0 （2）、R9(1)、R9 （2）接地（低电平）；INA作为脉冲输入；QA、QB、QC、QD作为输出就可构成十进制计数器。接线 如下图所示。 2、六进制电路的设计 74LS90集成芯片是异步清零二—五—十进制计数器。所以采用反馈清零法将INB接QA；QB接R0 （1）； QC接R0 （2）；R9 （1）、R9 （2）接地（低电平）；INA作为脉冲输入；QA、QB、QC、QD作为输出 就可构成六进制计数器。接线图如下图所示。 3、二十四进制计数电路的设计 74LS90集成芯片是二—五—十BCD码进制计数器。用反馈清零法构成：个位“4”对应“0100”，十位“2”对 应“0010”，所以将U14的QC接U15的INA进行级联，U15的QB接U15、US14的R0 （2）、R0 （1），U14 的QC接U15、U14的R0 （1）、R0 （2）。接线图如上图所示。 4、六十进制计数电路的设计 六十进制计数器的个位是十进制，十位是六进制。所以用两片74LS90集成芯片分别接成十进制和六进制 计数器，将十进制计数器的QC接六进制的INA即可构成六十进制计数器。接线图如下图所示。 5、时间计数电路的设计 用6片74LS90构成的两个六十进制和二十四进制计数器。将秒位六十计数器十位的QD接分位六十计数器 个位的INA，分位六十计数器十位的QD接时位二十四计数器个位的INA即可构成时间计数电路。显示器 接各计数器的输出QD、QC、QB、QA；输出QA、QB、QC、QD、QE、QF、QG接七段数码显示器的 a、b、c、d、e、f、g。接线图如上图所示。 6、时钟电路的设计 用石英R145-32.768KHZ构成振荡器如下图所示。时间计数电路需要秒脉冲信号，分频电路采用4060BD- 14分频，所以振荡器输出为2Hz，再由双位D触发器分频得1hz的脉冲波。接线图如下图所示。 7、校时电路的设计 当开关闭合时，分或者时自动校准。 8、整点报时电路的设计 四输入与门集成芯片U36A-AND4的上两脚接分十位计数器的QA、QC；下两脚接分个位计数器的QA、 QD；U37A-AND4的中间两脚接秒的十位QA、QC,最下端的脚接秒个位QA,U30A上端接高于U29A下端 的电频，U30与U32Z之间接秒的个位QD。这样就会在59分51、53、55、57、59秒的时候U29：输出高电 平，蜂鸣器发声。接线图如下图所示。 五、系统电路总图及原理 数字电子钟的电路总图如下图所示。用石英R145-32.768KHZ构成振荡器构成的振荡电路、分频器、计数 器、译码器、显示器、校时电路和报时电路组成。用石英R145-32.768K