Cadence210进制加减计数器设计报告1.docx

Cadence2-10进制加减计数器设计报告 一、实验目的： 一、把握2-10进制加减CMOS计数器的逻辑设计； 二、了解和把握利用Cadence进行集成电路的设计进程。 二、实验要求： 用Cadence软件设计一个模十加减可逆计数器，其设计要求如下： （1）D触发器实现，上降沿有效； （2）S操纵加减计数器之间的切换，S=0,加计数器；S=1,减计数器； （3）RD=0时，清零功能； （4）KEEP=0时，维持功能； （5）SET=0时，置数功能。 （6）CY=1时，进位功能。 三、预备工作： 1．画出模十加减可逆计数器的真值表和电路图； 2.列出模十所需的单元模块。 inv反相器； an2