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本技术包括一种数据选通时钟输出电路。该数据选通时钟输出电路包括:第一输出电路,其被配置为响应于时钟和第一使能信号而产生上升时钟和下降时钟,并且响应于上升时钟、下降时钟和模式信号而输出第一数据选通时钟;以及第二输出电路,其被配置为通过使由第一输出电路产生的上升时钟和下降时钟反相来产生上升反相时钟和下降反相时钟,并且响应于上升反相时钟、下降反相时钟、第二使能信号和模式信号而输出第二数据选通时钟。
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 113889162 A
(43)申请公布日 2022.01.04
(21)申请号 202110191688.6
(22)申请日 2021.02.20
(30)优先权数据
10-2020-0
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