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本发明公开了一种FPGA通用ADC接口实现结构,其包括跨时钟域转换模块和插值滤波模块,跨时钟域转换模块连接ADC模块,插值滤波模块连接跨时钟域转换模块,ADC模块将ADC采样时钟和ADC采样数据传送至跨时钟域转换模块,跨时钟域转换模块将ADC采样时钟转换为FPGA工作时钟并传送至插值滤波模块,插值滤波模块在FPGA工作时钟控制下对ADC采样数据进行插值滤波,将数据率由ADC采样频率提升到FPGA工作时钟频率。本发明对硬件架构的适应性更强,更具通用性。
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 113917974 A
(43)申请公布日 2022.01.11
(21)申请号 202111171885.8
(22)申请日 2021.10.08
(71)申请人 天津津航计算技术研究所
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