DSP原理与应用课件-C55x的片上外设.pptxVIP

C55x的片上外设8.1时钟发生器 (SPRU317K)8.2通用定时器 (SPRU595C) 8.3通用I/O口(GPIO)[DSP各型号手册(5509A:SPRS205K)]8.4外部存储器接口(EMIF) (SPRU670A, SPRU590)8.5多通道缓冲串口(McBSP) (SPRU592E)8.6模数转换器(ADC) (SPRU586B)8.7看门狗定时器(Watchdog) (SPRU595C)8.8I2C模块 (SPRU146D)8.9片上支持库(CSL) (SPRU433A(J))1参考手册: TMS320C55x DSP Peripherals Overview Users Guide (SPRU317K) 8.1 时钟发生器 8.1.1 时钟发生器概况 8.1.2 时钟工作模式 8.1.3 CLKOUT输出 8.1.4 使用要点2参考手册: TMS320C55x DSP Peripherals Overview Users Guide (SPRU317K) 8.1.1 时钟发生器概况作用: 从CLKIN引脚接收输入时钟信号, 将其变换为CPU及其外设所需要的工作时钟, 经分频后在引脚CLKOUT输出。工作时钟经过分频通过引脚CLKOUT输出，可供其他器件使用时钟发生器内有一个数字锁相环(DPLL: Digital Phase-Lock Loop)和一个时钟模式寄存器(CLKMD) （三种工作模式）3(系统寄存器SYSR的0~2位)D15~D3D2D1D0ReservedCLKDIVSYSR芯片引脚:CLKOUTX2/CLKIN, X1 8.1.2 时钟工作模式时钟发生器有三种工作模式:旁路模式(BYPASS)锁定模式(LOCK)Idle模式: 省电模式, 时钟输出关闭时钟模式寄存器(CLKMD)中的PLL ENABLE (CLKMD. 4)位控制旁路模式和锁定模式可通过置位ICR的CLKGENI位 (CLKGENI=1) 来控制CLKGEN Idle模块, 使时钟发生器工作在Idle模式。4Idle Configuration Register (ICR) PLL ENABLE=0PLL ENABLE=1Idle Status Register (ISTR)SSSSSS执行IDLE指令后, ICR的值复制到ISTR中, 并控制相应空闲域模块执行动作。PERI(S):Timers, serial ports McBSP, ADC and other peripherals. 1．旁路模式（BYPASS）若PLL ENABLE=0, PLL工作于旁路模式, 锁相环PLL不工作, 输出CPU时钟频率对输入时钟信号进行分频。分频值由BYPASS DIV (位于CLKMD.2-3)确定：如果BYPASSDIV=00，输出CPU时钟信号的频率与输入信号的频率相同，即1分频如果BYPASSDIV=01，输出CPU时钟信号的频率是输入信号的1/2，即2分频如果BYPASSDIV=1x，输出CPU时钟信号的频率是输入信号的1/4，即4分频5(CLKMD. 4) 2.锁定模式(LOCK mode): PLL使能在锁定模式,时钟发生器输出时钟信号与输入信号保持锁相状态。进入锁相状态过程:在旁路模式下,CLKMD.4的PLL ENABLE=1→启动PLL→进入锁相序列:产生配置的输出频率,输出与输入锁相,进入锁定模式(之前都是旁路模式)。输出CPU时钟频率(可是输入信号的分频或倍频)由下式确定:3. Idle模式为了降低功耗,可以加载Idle配置,执行IDLE指令后,使DSP的时钟发生器进入Idle模式;当时钟发生器处于Idle模式时,输出时钟停止(保持高电平), CLKOUT引脚被拉为高电平。6输出频率=输入频率Idle Configuration Register (ICR) 1 表8-1 时钟模式寄存器CLKMD位字 段说 明15Rsvd保留14IAI退出Idle状态后, 决定PLL如何重新获得锁相:0 PLL使用与进入Idle状态之前相同的锁定设置进行锁定, 不需重新启动锁相的锁定序列。1 PLL将重新启动锁相的锁定序列过程 13IOB失锁时如何初始化PLL锁相序列过程:0 时钟发生器不中断PLL,时钟发生器仍处于锁定模式(LOCK=1),PLL继续输出当前时钟;1 时钟发生器切换到旁路模式(LOCK=0), PLL重新启动锁相的锁定序列过程12TEST必须保持为011~7PLL MULT锁定模式下的PLL倍频值，2~31表8-1 时钟模式寄存器CLKMD时钟模式寄存器CLKMD位于IO空间,地址为:1c00h7Initial