DSP原理与应用课件-C55x典型应用系统设计.pptxVIP

C55x典型应用系统设计10.1 典型DSP板的硬件设计 10.2 CPLD电路模块设计10.3 DSP板测试程序10.4 综合设计实例1: 自适应系统辨识 10.5 综合设计实例2: 数字式有源抗噪声耳罩 1 10.1 典型DSP板的硬件设计 10.1.1 概述10.1.2基本电路模块10.1.3 FLASH电路模块10.1.4 SDRAM电路模块10.1.5 数模转换电路 10.1.6 SD卡接口电路 10.1.7 USB接口电路 10.1.8 自启动电路模块 2 10.1 典型DSP板的硬件设计 10.1.1 概述 基于TMS320VC5509A的通用数字信号处理板:包括VC5509A芯片、复位电路、时钟电路、JTAG接口电路以及电源电路等基本电路模块。通过EMIF外扩了FLASH、SDRAM等存储器模块。通过McBSP0,McBSP1和I2C外扩2片TLV320AIC23B, 使该系统具有4路模拟输入和4路模拟输出。 3参考: 实验箱电路原理图 4参考: 实验箱电路原理图 1. 电源电路10.1.2基本电路模块参考:图9-8 TPS767D301双路电源Vref=1.1834V5(推荐R2=30.1kΩ,可调电压1.5~5.5V) Vref=1.1834V (25度典型内部参考电压值)R175k R2210k6 (376页正确)图10-2 电源电路, 供参考 图9-8 TPS767D301产生双路电源(推荐R2=30.1kΩ,可调电压1.5~5.5V)(3) 双电源修改可调电压 (1.5V – 5.5V)固定电压3.3V1.6VR1,R2所选择的阻值通常使分压器电流大约为40μA芯片TPS73HD301,管脚及电路与TPS767D301相同, Vref =1.182V (推荐R2=169kΩ,可调输出电压1.2~9.75V)。上图 产生1.604VTPS73HD301TPS767D301 2.复位电路 3.时钟电路 Y = A单施密特反相器芯片SN74AHC1G147参考:图9-10 手动复位电路由 Vc=1.5v, Vcc=3.3v, 得:606ms,确保完全复位送CPLD产生复位 10.1.3 FLASH电路模块8S29AL008D: 8M bit (1Mx8Bit, 512K x16Bit) CMOS Flash1为字模式参考图 9-16 C5509A PGE与S29AL008D连接示意图A[13:1]CPLD实现的FLASH高位地址扩展寄存器CE1FLASH 10.1.4 SDRAM电路模块9参考图9-19 C55x与64M位(4M×16) SDRAM的连接图A0与A14在EMIF中异或输出, A0不用(A0=0),则该引脚就是A14 LDQM，UDQM这些信号线是为了实现字节访问和半字访问，LDQM控制低八位，UDQM控制高八位，这样当要按字节写的时候，就把高八位屏蔽掉。 字节使能位BE0n, BE1nAuto-Precharge占用CE0, CE1两个CE空间CE1空间与FLASH复用相同芯片HY57V641620SDRAM占用两个空间: CE0和CE1, FLASH与SDRAM复用CE1空间。当CE1_1寄存器中的MTYPE为001b时, 表示CE1空间为16位异步存储器; 当MTYPE为011b时, 表示CE1空间为16位SDRAM。 blockblockblockC5509有SROM外部扩展存储空间(CE3)当MPNMC=1时有效10C5509A没有SROM, 参考表2-24 C5509A存储器映射 10.1.5 数模转换电路 11MODE=0选择2线模式CS=0: 地址0011010CS=1: 地址0011011x1~x4为线性电压输入端;y1~y4为线性电压输出端参考图9-29 McBSP和AIC23B的数据接口接线图(两AIC23B为主模式)表9-21　数字音频接口格式(地址：0000111)寄存器的位MS=1 图9-29 C55x的McBSP和AIC23B的数据接口接线图(AIC23B为从模式)122. C55x的McBSP与AIC23B的数据接口数字音频接口模式为DSP模式DAC字时钟信号ADC字时钟信号In master mode, the TLV320AIC23B supplies the BCLK, LRCOUT, and LRCIN. In slave mode, BCLK, LRCOUT, and LRCIN are supplied to the TLV320AIC23B 10.1.6 SD卡接口电路 13 10.1.7 USB接口电路 14DSP芯片的USB相关引脚 10.1.8 自启动电路模块 15表10-1 GPIO引脚与系统上电引