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本申请提供一种内存训练方法、内存控制器、处理器和电子设备,内存控制器保持N个DQ的传输时延不变,并调节DQS的传输时延,确定在N个DQ承载的数据全部传输正确时DQS的最大DQS传输时延和/或最小DQS传输时延。内存控制器将DQS的传输时延调节至位于最大DQS传输时延和最小DQS传输时延之间的目标DQS传输时延。该方法有利于快速对齐DQS与N个DQ之间的相对时序位置,因此可以在处理器工作过程中反复执行内存训练,使N个DQ保持足够的时序裕量。
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 114356206 A
(43)申请公布日 2022.04.15
(21)申请号 202011063745.4
(22)申请日 2020.09.30
(71)申请人 华为技术有限公司
地址
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