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本发明提供一种测试芯片中外围电路的设计方法,包括:获取测试芯片中器件的器件阵列信息、以及器件中选定的待测器件信息;确定用于摆放外围电路的外围电路区域;基于器件阵列的边缘行或/和边缘列设计外围电路;在外围电路区域,为位于边缘行或/和边缘列中的待测器件配置对应的外围电路单元,通过连接线将待测器件与对应的外围电路单元相连形成外围电路。该技术方案有益效果在于,该方法结合考虑器件阵列和外围电路单元进行协同规划,以优化外围电路的摆放设计,能在不影响外围电路的功能和性能的基础上,提升测试芯片的器件密度。还提供
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 114487796 A
(43)申请公布日 2022.05.13
(21)申请号 202111501691.X
(22)申请日 2021.12.09
(71)申请人 杭州广立微电子股份有限公司
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